DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题

dck

6 G0 W- @8 z$ [# T1 _（1）在一个设计中，CPU挂了2个DDR3，差分时钟信号SCK和SCK#，走线拓扑结构为T型，原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻（SCK上为R1，SCK#上为R2，跟着它们之间跨接一个C1=10pF电容（原理图备注，此电容根据实际情况选贴200R，240R，10pF或不接等选择）。
, G! Y0 s2 J2 F1 q- \（2）SCK和SCK#的pcb走线上，串接电阻R1和R2和跨接电容C1相邻放置，且在T型拓扑的分叉点处，它们距离CPU端大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。
（3）SCK和SCK#要求板厂做100R的阻抗。

" [* x0 I0 X# s问题：
1.差分时钟SCK和SCK#之间跨接电容（或电阻）C1的具体作用是什么？它应该怎样取值？
2.为什么是做100R的阻抗，而不是50R？

part99

dck 发表于 2013-8-28 21:28
7 K* ~; ^. v1 v! U: U没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提 ...

3 e. l. A3 u* V. ]还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。
首先，你要有一个高分辨率的示波器（5G以上），有源探针（1G以上），真正看看DDR的时钟怎么样，另外，最重要的是看DQS和相对应的DQ。
还有，如果jitter太大也会影响DDR，重点看看这里。
至于调电阻电容，我觉得作用不大，你应该先短接R1，R2，移走C1，等把信号调出来之后才完善信号完整性。
* z4 f9 X4 F  U/ w/ E5 k还有，你的DDR的控制寄存器设置是自己做的还是抄官方的，这个地方要好好琢磨一下。

dck

part99 发表于 2013-8-29 09:48
1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
2. 100欧姆 ...

+ U; C4 \* q% C" E! l" S  ^$ h没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提示说太大了受限制不能上传。）。
" [* X$ Y( S0 ~% ^" e
7 z4 E& N3 A+ {; R5 M- [5 Z; ^这是原厂的Layout，我们只是使用他们的此部分Layout。现在在调机，以往DDR3的SCK频率可以跑432MHz左右的，现在只能跑到312MHz（R1=R2=0R，C1=10pF）。
3 A; C2 H/ l7 V2 j( V
. a) L0 b$ R* Y8 {9 d* a在网上看得，C1的作用是为了减少由T型分支反射回分叉点的差模反射。不知道这是什么样一个原理？如果我是使用不断更换器件（更换不同电阻或电容）去调试，那么我应该是以怎样的规律去更换？（从小到大的方式，还是从大到小，还是别的规律？）

part99

1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
+ z0 k* y. ]0 `2. 100欧姆是差分阻抗；
9 q8 h) b- V$ C) k% \: z1 C9 I' x另外，
% D- L+ ^: W( o! C3. DDR3最好走fly-by，这样减少很多反射波，比你加那一点电容好多了，你的走线是DDR2的走法，太过时了；
4. 你说的原理图在哪里？

kobeismygod

1,  跨接电容为的是改善SI，USB也有加的，可以使眼图更好看.跨接电阻的目的是端接，也是视SI需求来决定是否加还是加多大。
2，100R为diff阻抗，这个和PHY的I/O结构和信号幅度要求有关系。另外你说的50欧姆应该是single end阻抗。

dck

0 _% Y- P  r# ]3 U

part99 发表于 2013-8-29 11:17
还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。
% N/ H7 U' I9 Z  q; m: C+ ?  ]首先，你 ...

( U, j, ~8 @+ e% X! h, F) v3 P{:soso_e101:} ，没有这么好的示波器。只能通过换R1,R2,C1去试。至于底层软件更改不了。

" r/ Y& R) E6 p2 L1 B/ r0 M
4 r* @: k  p* i) ?/ [
怎么2.54M的图片都上传不了啊。太大受限，奇怪了。

dck

! E. |/ M: n/ [# o' c
- b3 }4 t2 N; \( ?5 t' N% Z
- v7 ~& W4 y! B+ ^' |8 i6 A. Q之前的版本DDR3时钟频率可以跑到480MHz，现在最高也只能跑道384MHz。
- q5 ?: a9 W. }. M9 J! j" v

# Z. e* q4 }7 F( L2 ^9 {* E7 J$ G: R
9 m# ^8 b& ~) A* @+ @以前版本叠层Top，L2_Gnd，L3_sig1(V)，L4_sig2(H)，L5_Pwr，Bottom(Gnd)，DDR3在Top，L3_sig1(V)，L4_sig2(H) 三层，DDR3走线区域内Bottom铺地。
) u0 X* G/ p7 l
( R/ `$ L0 I; F) _+ y而现在这个版本叠层Top，L2_Gnd，L3_sig1(V)，L4_Pwr，L5_Gnd，Bottom(H)，DDR3在Top，L3_sig1-V，Bottom(H) 三层。
! V6 c8 o2 p9 v% I$ i; a& K
6 a/ d1 w% z* h" I* Q8 p

& \! F! o& T. V$ i( w* N& I$ ^两个版本DDR3部分走线一样，只是把旧版本的L4_sig2(H)走线变换到Bottom(H)和PWR和GND的变化，按分析，新版本的叠层更合理，理应跑的更高。但为什么呢？
' r+ A: O, m! i# Y1 }- a5 _

bobzhu

电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。

dck

bobzhu 发表于 2013-9-9 17:05
电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。

$ Z1 D2 q6 j3 c& h0 h& j串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？

bobzhu

dck 发表于 2013-9-9 18:22
4 c% x8 i& F- B& Z' ?' M串接电阻为什么靠近T型分叉点，而不是靠近主控输出端？

真个我也很疑惑，按理应该靠近主控端才对啊

dck

现在能跑到480MHz了，是软件配置问题。

dck

2 h6 a; g& b1 m! p! }: U) b
主要是改变了配置文件中的DRAM_ZQ值，原厂说明文档解析这个DRAM_ZQ参数是DRAM控制器输出阻抗调节参数。
有两点不明白的地方：
（1）DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
0 a' `# _& _  p% `$ |- j（2）DRAM控制器输出阻抗，这是调节CPU集成的DRAM控制器的（不清楚CPU端是否也有类似与DDR3的ODT功能）？还是调节DDR3上的输出阻抗？

ang629

学些一下

ghl431

DRAM控制器输出阻抗，究竟是指哪些管脚，数据线？还是控制线？还是时钟线？
1 ?1 d0 J: n3 q, m
* v3 Y/ K9 S' a0 X7 i指地址线和控制线，非数据线时钟线。

senlwang

俺是来学习的