FPGA不能实现逻辑

thinkzero

       做了块儿电路板，板上有一块stratix II FPGA,有两种配置方式AS和JTAG. 写了非常简单的代码，将一个管脚（标示为A)置低，该管脚所在bank电压2.5V，代码烧录AS和JTAG都没有报错，测试置低的管脚电压约为2.2V.
$ v: q) w5 c& ^+ ?) x7 ^" a      针对问题又做了下面测试
/ N! A8 o& N1 Z3 h' v: A9 N# I       1. 将A管脚置1 .
       2. 不用A管脚，在软件里的unused pin设置里设成输出接地 。
       3. 将B管脚置1和置0，B管脚的电压始终为1.6V左右。
       测试上面的情况A管脚电压任然为2.2V左右。
       为什么不能实现配置逻辑呢？请问大家这个可能是什么原因？初次做板，希望大家多多指点，不剩感激。

thinkzero

补充：B管脚所在BANK电压标准1.8v

zgq800712

电路图和代码发上来看看。
可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有，谁也不好说。

thinkzero

zgq800712 发表于 2013-8-14 08:20
电路图和代码发上来看看。
+ t  ?+ P$ P8 I" t, l6 m可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
( ]6 |3 F- l$ i- Q) \什么也没有 ...

代码如下和相应电路截图
library ieee;
use ieee.std_logic_1164.all;
entity test is
, F; L! a; T) H4 A! qport ( clk :in std_logic ;
        c ,k_nut std_logic);
end test;
0 \. S9 e8 T3 ~# T. B7 F. warchitecture test of test is
, {  A: F; X. [+ L
begin
! \# Y$ t5 g7 { c<='0';
# ]6 G; ]: k" e k_n<='0';
. J6 o1 H6 N+ a, n: [  a" Z$ send test;

thinkzero

thinkzero 发表于 2013-8-14 17:20
+ D2 b! F5 h$ y7 Y! u7 W: }; o  c* ~6 J代码如下和相应电路截图
library ieee;
! F- U( u$ O5 ?6 _2 J2 huse ieee.std_logic_1164.all;

补充下：
        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

zgq800712

thinkzero 发表于 2013-8-14 17:22
补充下：
        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

, q8 _9 m. T2 Q4 R0 M8 B( P
# q6 K; T' `1 C$ x  E$ `( E# ^你那个可能会被优化掉，你看下RTL视图，是不是对的。

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2013-8-15 08:42 上传

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用我这个verilog试下，和你这个端口名称多一样。
用AS下进去在上下电，还不行的话，看下配置引脚对不对，可能你接错了。
1 Q2 _5 \7 E; }; H8 ^& u

thinkzero

zgq800712 发表于 2013-8-15 08:46
5 J4 Z1 ]6 l* ~你那个可能会被优化掉，你看下RTL视图，是不是对的。

首先谢谢zgq800712
! A) r/ m% ?7 |3 m( X        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
        检查了电路连接，使用了10K上拉。从这个角度可以明白为什么会出现不能实现任何逻辑，因为FPGA始终处在配置状态，没有进入用户状态。只是不知道为什么conf_done 不能在配置后拉高？

zgq800712

thinkzero 发表于 2013-8-15 23:01
首先谢谢zgq800712
% E9 x* f# k/ H$ v        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
8 r: n# E$ s6 g9 U ...

还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

thinkzero

zgq800712 发表于 2013-8-16 08:06
8 {/ p9 P- D0 x% Q3 m3 ^6 W还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

问题解决：
; T3 s* j% L. W6 `) m, c       通过conf_done发现n_config始终为低，然后发现重载按钮将N_CONFIG始终拉低，四角按钮封装方向有误。按钮重新焊接后FPGA能实现逻辑，通过signal tap II检测逻辑功能能正常。谢谢帮助！

gaoxings

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