求狗粮！输入、输出电容是用来表征什么的参数？大家说说自己看法

xiongbindhu

9 ?6 N" @# `% p$ B  ~' B9 h' ^CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？信号由低电平到高电平就是相当于把这电容充电？从低电平充到VIH的时间跟驱动电流有关？信号频率一定的情况下，CI越大是不是需要的驱动电流越大？芯片管脚的信号频率越高CI是不是就越小？CO又怎么理解？

xiongbindhu

自己顶{:soso_e112:}

超級狗

' I" E% ?; A" t3 k9 U
- b" L8 z" W; m" N5 f" s1 zCMOS Logic Dynamic Power
The device dynamic power requirements can be calculated by the equation:
P_D = (C_L + C_PD) x V_CC² x f
. H; r! u! B$ [) o* @- y& A" ]where:
* `; Y! p$ C+ U3 {* G( ^P_D = Power dissipated in mW
+ o, N3 i1 o0 S4 X; H0 A3 v# rC_L = Total load capacitance present at the output in pF
: I5 F$ e# D% v  RC_PD = A measure of internal capacitances, called power dissipation capacitance, given in pF
V_CC = Supply voltage in volts
f = Frequency in MHz
5 `6 {2 R# m9 [2 @1 F, ~, ?
. T( M/ T/ s# h- d' r1 h{:soso_e104:}

超級狗

2 y' k# s" I: a  c. M
' W+ K3 P1 \. I

• C_IN : Input Capacitance - The parasitic capacitance associated with a given input pin.
• C_OUT : Output Capacitance - The capacitance associated with a three–state output in the high impedance state.
• C_L : Load Capacitance - The capacitor value which loads each output during testing and/or evaluation. This capacitance is assumed to be attached to each output in a system. This includes all wiring and stray capacitance.
  

/ L) v  e5 M( P+ t{:soso_e103:}

超級狗

xiongbindhu︰来个详细说明，要大大自己的理解 。

一句話............不會！

{:soso_e127:}

xiongbindhu

超級狗 发表于 2013-8-1 13:07
一句話............不會！

) {: T* u) n3 l, F- fUP UP

hy7758521

顶一下，别沉了！

超級狗

! f6 Z9 G; g3 x+ E0 Z1 {好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。
) d: B/ ?' U* D
C_IN 和 C_OUT 是半導體製造時伴隨出現的寄生電容（Parasitic Capacitor）。

6 g3 K* M! }6 ?. m就樓主的認知來說，C_IN 或 C_OUT 越大驅動電流會越大，這是對的，如我在三樓所貼的公式。唯一需要修正的是，影響驅動電流（Driving Current）的是負載電容 C_Load，它代表 C_IN + C_OUT + C_Stray（PCB 雜散電容）電路中各種電容的總和，而不是單獨 C_IN 或 C_OUT 的影響。

8 e4 n( P# t9 d4 G. S' F; Q6 `  FC_IN 和 C_OUT 的值雖然會會跟著訊號頻率變化，但並非差異很大。所以第二句話個人覺得應該反過來講，如果你需要比較高的工作頻率，IC 需要比較小的 C_IN 和 C_OUT 值。同樣這個影響也是看 C_Load，非 C_IN 或 C_OUT 單獨的影響。

{:soso_e161:}

xiahang

超級狗 发表于 2013-8-12 20:26
7 M, W) b  }5 N" V7 E& i/ \+ m好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。
/ I5 N' ?" L- s3 C# c
C 和 C 是半導體製造時伴隨出現的寄生 ...

电容越大，越差！
2 _; t, c0 V& K影响速度！
" z3 o- ^: d5 A4 ^7 E这不是L波！电容越大，带的负载越重

honejing

超級狗回答的很棒，但我補充一下：
- t9 J+ `) G' T: v9 s
* ?8 W' _; C8 e1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？
=: )  也不好說是管脚并了一个CI大小的电，應該說是输入管脚電路天生及寄生的電容值和。

# E5 F: |# n0 n- O. m/ Z2. 信号由低电平到高电平就是相当于把这电容充电？
=  是
" E' m& n$ ]( A1 D4 ?& m4 x+ d6 Z
3. 从低电平充到VIH的时间跟驱动电流有关？
3 a# h; X+ ~' p# B: P1 L=: ) 是，電容的電壓與充電電流成正比。

* W0 {3 G7 M0 A6 B6 I+ \4. 信号频率一定的情况下，CI越大是不是需要的驱动电流越大？
= 信号频率一定的情况，你這個頻率不知怎麼理解，對數字電路而言，信號的上升一個 duty 時間內應該要充電到超過 VIH，若不能就會錯失這個 bit，只要 Ci 越大前級的驅動電流就要越大。
6 w2 ~3 Q4 o. }6 P
5. 芯片管脚的信号频率越高CI是不是就越小？
+ W5 u" V" P' z0 v$ Y= 是的，芯片管脚可接受的信號頻率越高， Ci 越小。

8 j& m& D2 d$ ~. W, [. ]6. CO又怎么理解？
=:) 就是芯片输出管脚電路天生及寄生的電容值和。

xiongbindhu

honejing 发表于 2013-8-12 21:43
& ~& H4 b4 k6 y. A- ^$ `' ]% e超級狗回答的很棒，但我補充一下：
2 H7 p9 n- ?9 X8 ]) b2 W
1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？

“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
) H: b6 @2 v1 H: f信号有一个setup时间的要求，通常频率越高这个时间就越小，我说的信号频率一定就是指这个setup时间一定。

honejing

xiongbindhu 发表于 2013-8-12 23:04
8 J' K6 q* B0 `: V& |2 U“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
信号有一个setup时间的要求，通常频率越高 ...

- x( F5 F$ i+ }9 G% a5 L+ \' W; l, p
Setup 的時間要求與所用的邏輯電路有一些關係，當然運作更高速的芯片，就會用更高速的電路架構或小一些的物理尺寸的電晶體 (三級管)，以縮短 Flip-Flop 的 Setup/ Hold time，而 Setup / hold time 的時間要求，通常是取決於 Logic gate 的傳輸延遲，而 Ci的大小通常是受 input buffer 影響， Ci 大小影響信號的斜率，所以也會影響到時序，但就內部電路而言，它並不會改變 Flip-Flop的 Setup / hold time 的大小要求。