请帮我看下下面的代码错在什么地方，谢谢！

freeunix

我最近在看中国电力出版社出版的FPGA嵌入式系统设计与开发指南这本书，下面的代码是本书的第第一章的第三段代码，我使用QII 11.0WEB版本无论如何无法正确编译，总是提示10559错误，请各位高手帮我看下问题所在，谢谢！
% a8 k- M+ [9 D  n& _: I
! p% t, ]: y, a4 Z$ R3 U
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
2 X6 z$ d) o# _2 e: {( bentity counter8bit is
5 D- m) ]  ]% \. T( l  port(int ,reset,enable: in std_logic;count_out: out std_logic_vector(7 to 0));
  end counter8bit;
: r0 v9 m% A: j6 k8 R. `9 ?0 e2 {6 q    architecture counter of counter8bit is
+ ~0 o+ A0 d1 P, w         signal count_in: std_logic_vector( 0 to 7);
' t0 J( h$ ~1 q, I  e! I         begin
          process(input,reset)
             begin
0 N3 a2 Y/ O* e4 \                    wait until rising_edge(input);
                          if reset='1' then
; s4 i$ q( A8 X% Z. m9 D2 S                           count_in<=(others =>'0');
! k( p1 J( t! t9 N% H                                elsif enable= '1'  then
! l4 ]3 e' O6 `2 V/ p  S; a6 L4 x                                  if (count_in="11111110")  then
                                    count_in<="00000000";
                                  else
# e5 S0 D, m* B& p                                         count_in<=count_in+1;
; t- ]5 u- ?; F% [% {                                  end if;
' c3 t8 T) b  Z4 I) U( o; ?                         end if;
                         end process;
                         end counter;
                                         


3 `0 L( a# d: |0 B& k; N0 KlInfo: *******************************************************************
8 b4 l: [# m9 m, dInfo: Running Quartus II Create Symbol File
% t, O. H3 B9 s9 _: ~, O. m        Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition
9 u* A) _9 i. s* _, e. M- K. s        Info: Processing started: Wed Jul 24 14:43:41 2013
        Info: Version 11.0 Build 157 04/27/2011 SJ Web Edition
& r$ z8 r- @$ }8 N3 @" b0 s        Info: Processing started: Wed Jul 24 14:43:41 2013
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off penlvji -c penlvji --generate_
/ G* g8 Z# o! c5 P4 {: q2 VError (10482): VHDL error at counter8bit.vhd(12): object "input" is used but not declared
Error (10559): VHDL Subprogram Call error at counter8bit.vhd(12): actual for formal parameter "s" must be a "signal"
) u( C) f  d% ^# v( }% q- j. kError (10482): VHDL error at counter8bit.vhd(10): object "input" is used but not declared
Error: Quartus II Create Symbol File was unsuccessful. 3 errors, 0 warnings
! ~) {( n" O. `9 C' v% I       

gusumurong

这个错误信息给的还不够明显？

freeunix

但是我看了line12,没找到错误啊

gusumurong

你的输入接口只有int ,reset,enable。"input"信号在哪里呢？

zgq800712

object "input" is used but not declared
! u7 X/ C7 U; k你先把这句话翻译了再说。