DDR2與DDR3 的DQS與CLK 問題

Tank2013

想請問各位前賢，以下幾個問題
5 l3 k( _5 E& }+ K: p3 ~* U8 D# Q1.DDR2與DDR3的DQS與CLK在layout上他的布線限制是否一樣呢?
$ I* \+ f% n6 u; a4 i6 X, {2.DQS與CLK 走線是否需要等長?
" e7 J. z- W$ O! C

pcbdesigner

DDR3: dqs与clk不需要等长
' o: h% ]( y7 `2 n" ?DDR2: dqs与clk要做等长

hagelee

个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求，CLK读写命令出发到DQS前导脉冲有个时间间隔，并需要满足0.75～1.25个时钟的间隔，否则容易出现DDR兼容性的问题。2，DDR2跟DDR3在时序上没有本质的区别，只要保证timing的余量即可。

kuochiang

學到了~感謝~

emanule

hagelee 发表于 2013-7-31 16:24
个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求， ...

您好
6 I! x' l# I7 H* _; l( \请问我经常看到DDR3的数据线，彼此并未遵守3w的间距，比如说4mil的线宽，就4mil的线间距 这样的设计 能跑的起来么 速度达不到max吧
$ E' a: `& a+ \& F8 N1 @& O6 ]

hagelee

emanule 发表于 2013-8-8 12:04
# t6 x' \5 L4 {5 M( F8 Q1 A, ?您好
请问我经常看到DDR3的数据线，彼此并未遵守3w的间距，比如说4mil的线宽，就4mil的线间距 这样的设计 ...

: ^$ P2 n; ?) e# z5 b4 G1 QDDR走线的线宽和线间距是按照特性阻抗计算出来的，对于不同的板层厚度算出来的值会有不同。如果4+4的阻抗是匹配的，信号没有反射，系统稳定性应该是没有问题的。其实DDR跑稳定的影响因素很多，信号质量，时序关系是相对重要的两点。
0 o' |9 t* D  m, C% i等长用来保证各路数据能够正确的采样，属于时序；线宽和线间距是为了阻抗匹配保证信号质量。
- E1 F. d: z2 n1 D9 Z2 F  U3 s

lcgjiangda

hagelee 发表于 2013-7-31 16:24
( B5 R* c% g" D0 L+ v) L个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求 ...

: N4 D) Y1 @, D. i你好，请教你个问题。关于DDR3的拓扑结构的问题。目前有个项目需要用到2片DDR3，使用菊花链的结构。处理器是飞思卡尔的P1020。我的想法是时钟、地址、控制线设计为一组，等长设计，分别送到2片颗粒中，由于走线长度有差别，CPU到DDR_1的距离和DDR_1到DDR_2的距离相差不是很大。DQ、DQS、DM有2组，分别连到2片颗粒上去。我的疑问就是：CPU同时对2片颗粒发送指令，指令到达的时间是不一样的，但是数据到达的时间还是差不多的，这样能行吗？同样的问题也存在读的过程中，读取的时候分别收到指令，数据也是先后的送到CPU，这个时间差能允许吗？我对这个问题很迷惑，可能是我对DDR3本身不了解吧。如果是一片两片还好，如果有4片DDR3，这样他们之间的时间差更大了，问题更明显。请给指点，非常感谢。

Dandy_15

pcbdesigner 发表于 2013-7-23 17:28
- a  G' [! E6 @. R7 p2 u+ Y  qDDR3: dqs与clk不需要等长
8 X5 J5 M! L0 XDDR2: dqs与clk要做等长

% b9 {6 l2 J: A4 b' Z* E6 j从datasheet中可以看出，DDR2的 dqs与clk要做等长，但等长只要控制在500多mil里就可以了，所以说对等长的要求不那么高了

shiwanget

一般情况下 DDR3 有 'leveling'功能校准 ，这样DQS和CLK 就不需要等长处理。（具体有没有这个功能以芯片资料为准，不是所有的芯片都有）
DDR2 是没有这个功能的，从时序来说 DQS是受到CLK 触发的，所以需要有个时序约束，只不过这个数值可以比较大。

kljy911

ck与DQS只与颗粒有关？不同厂家的颗粒是不是要求会不一样？？？

liangkai520

你最好把你相关的数据线写出来，时钟线最好等长，还有就是时钟线跟数据线长度不要错太远。

7878678

Thank you for your sharing

djadfas

其实DQS和CLK ddr3也需要做的

6688hyc

hagelee 发表于 2013-8-12 11:59
0 X; o# z8 b1 v; GDDR走线的线宽和线间距是按照特性阻抗计算出来的，对于不同的板层厚度算出来的值会有不同。如果4+4的阻抗 ...

不对吧  4+4如果是差分对，可能是保证阻抗。4+4如果是DQ数据线，那就是不符合3W原则。
9 p9 t' f) ]. s$ d