新人请教大家一个问题，有知道的麻烦告诉我一下，谢谢

pipiliang1228

allegro里面顶层走10mil线没问题,为什么底层一走10mil的线就会出现DRC错误，DRC错误代码为L W，提示走线宽度太细，我在约束管理器里面设置的默认走线宽度为12mi，如果改成10mil又不会有错误，但是底层走的12mil的线又会有DRC错误，错误代码一样，求大神不吝赐教！l

hhdd

规则设最小线宽是12mil，那你就最小当然只能走12了，走10mil当然报错

GLJ2564

是不是你还设置了其它的约束啊？

佐伪

如果设置12mil，想走10mil会报错，不过可以在neck width 和neck length那里设置一下。如果只是设这10mil的最小线宽，是可以走12mil的你看看是不是在最大线宽那里也设置了10mil，这样就可能会报错了。还有如果要出现DRC错误的话，最好看一下DRC的详细信息，会提示你设置是多少，目前是多少。然后就比较好找出是哪里的问题了

pipiliang1228

佐伪 发表于 2013-6-21 14:59
# l: @! L( F4 S$ v- q* _如果设置12mil，想走10mil会报错，不过可以在neck width 和neck length那里设置一下。如果只是设这10mil的最 ...

* p4 t7 x5 w2 @( Q) D1 P2 ~谢谢你，你说的很对哦，按你说的改正了就好了，只是我还是有点奇怪，为什么只是底层报错，顶层为什么不出现DRC错误啊？

佐伪

pipiliang1228 发表于 2013-6-23 00:20
2 a4 i, Q8 ]$ o谢谢你，你说的很对哦，按你说的改正了就好了，只是我还是有点奇怪，为什么只是底层报错，顶层为什么不出 ...

" D( {1 R" I* d+ s) A, z在cadence设计中，线宽线间距的设置都是可以不同的。比如四层板子，是可以设置top和bottom不同的，有可能是你设置的时候给区分对待了。最好还是要查看DRC然后看一下DRC是那个地方的错误，比如是physical还是electrical还是spacing里面的错误。

yuhuikeji

最好将所设的规则截图出来才清楚，这包括，区域规则，还有对单个网络的设定等等