关于FPGA芯片引脚的问题

yanyeh89

单片机配置引脚的时候有与之有相对应的寄存器相对应，FPGA芯片怎么配置引脚？怎么配置成输入输出，我看了很多的数据手册都没有找到怎么配置引脚？还请诸位大侠不吝赐教啊，谢谢啊,

gusumurong

不用专门配置成输入或输入。
只要在ASSIGNMENT里，将输入或输入信号分配到不同的IO管脚上，就OK了
" u" D: W  M! J0 Q+ M3 n3 ?+ y8 }3 c

zgq800712

基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。
IO口多可以设置成输入输出


看下面一个例子：

module fuck1（a,b,c）;
input a,b;
output c;
% }1 u, _2 V3 B1 Iassign c = a && b;
) F" U* k. W4 C' sendmodule

0 t3 d9 B3 X! i* L( e
注意 input 就是输入引脚a， output就是输出引脚c、

( ?: r0 A* T2 w4 |2 ]输入输出取决于 描述语言

yanyeh89

zgq800712 发表于 2013-5-27 15:30
  w: G/ P( W0 ?7 R* u' e$ n/ `+ |基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。
IO口多可以 ...

! l3 K: V% }2 f" d7 X; S那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！

zgq800712

yanyeh89 发表于 2013-5-28 22:33
- o/ K3 u, g! u0 _3 X那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！

可以，普通IO口多是这样用.
有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能作为输入。
  u5 h3 u3 q/ U% ?6 {9 A还有一些是专门PLL输出的，如果你要PLL输出从这组输出，延时偏移最小，当然不用这个功能，管脚说明是User IO的话，那一般IO多可以走的。
$ d7 k. `, r2 R( s! q
总之FPGA的IO可以随意排列，这样很利于走线顺畅和优化。

yanyeh89

zgq800712 发表于 2013-5-29 09:00
1 ^+ c8 S6 ]9 x+ R9 K8 g可以，普通IO口多是这样用.
有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能 ...

我知道了。谢谢啊