QUATRTUS II 9.1在编译时报10482，ROM_DATA未定义错误

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各位好：
3 t% w4 o! L' i  X9 r$ \, J8 M, k       才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码，在QUARTUS II 9.1进行编译时报10482错误，提示ROM_DATA未定义，不清楚如何排查故障，请指教。多谢！
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" x2 N/ k4 [. v, h) z2 k

9 Y3 ^+ L" M/ R: t# w) d  t
2 r  u5 S; ^* a5 e, m5 R5 {. U. ]  cLIBRARY IEEE;                                                                                                //调用标准库文件
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY sinfsq IS
   PORT(                                                                                                //端口定义
       clk : IN STD_LOGIC;
, e' V5 r; u; [( o+ R( M4 g8 F       dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;
) i( A* G6 h. TEND sinfsq;
+ ]1 _9 U  p' d- EARCHITECTURE behavior OF sinfsq IS
COMPONENT sin_rom                                                                              //声明ROM元件
2 w' W' O- N2 [* r+ |- M        PORT(
- x2 q0 Y1 ]. h# e7 K                address        : IN        STD_LOGIC_VECTOR(5 DOWNTO 0);
1 V* W7 r, Z( i                inclock        : IN         STD_LOGIC;
8 `' Z- B! R% S, Q4 `2 Y                q            : OUT        STD_LOGIC_VECTOR(7 DOWNTO 0));
" f) a1 S7 B2 P' M1 Q8 kEND COMPONENT;
- S0 K+ ~8 y; H. M. Z   SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN
' i4 x7 |6 S7 }+ X   PROCESS(clk)
   BEGIN
      IF clk'EVENT AND clk='1' THEN
         wt<=wt+1;
      END IF;
   END PROCESS;
   u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout);                        //例化ROM元件
/ m8 w" `$ K8 x  Y+ jEND behavior;
4 Y9 j0 t9 S: V8 U5 n; f

two1405

rom_data PORT 修改为 sin_rom   PORT