TA的每日心情 | 开心 2021-8-20 15:20 |
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各位好:
- S X& A1 `# G. @4 l) O. T 我在学习FPGA。有一个教程市容ALTPLL做定时器,代码如下:1 y' J0 O) D+ ^/ a) a) f9 Z
'timescale ins/10ps( F. L5 E! W; f B& y/ I
module address_gen (clk,reset,enable,control_word,address);8 S7 C9 h) _4 z: Q
input clk,reset,enable;
* l& {' @2 `7 H6 K* Xinput [5:0]control_word;2 h( |( ~; x6 v& \/ z# u
output [11:0]address;! h$ s$ w; X- }: z9 U+ v; p
reg [11:0]address;8 P* W4 _' p: X# {. ` \$ d# e8 p
always @(posedge clk or negedge reset)
/ y& G- `- f6 K- E0 o7 W. L+ D begin- R& H3 l2 @7 i9 @- `, o) b8 Q
if(reset == 1'b0), z9 s8 F( G# D3 M; @' o& Y9 ~
v" |/ _$ ^0 C
begin7 O# s, ^1 `& \; U& H! s
address<=12'h000;
# p* t, E/ j4 g" k8 \: g end4 M0 J! @0 H- M! z h
else if(enable==1'b1)7 Z" a& R& t4 |
begin
8 t! |0 ?7 B9 O7 v8 x* o/ `& h address <= address + {6'b0,control_word}; E2 [! S9 ]* O. s4 G
end3 L8 r* D( v1 _# W5 v+ i3 l
else/ x% |$ N. @$ J( q% @$ u. o
begin
6 u( B) B& B9 J address<=address;
) r; Q0 {& L2 K5 I9 p: r end- T, w2 Y! [, Z7 ~
6 f, n0 F" |! g& K5 b
end4 T6 t4 c1 ]8 n6 f
endmodule
( u4 k3 h8 I; X o% D% M在创建设生成符号表的时候总是报有4个错误。2 y" b# b# g+ Y( Y5 E
运行环境是QUARTUS 11 WEB版,XP SP3
( ]- X$ D6 ~4 N( m4 @! P4 O* m2 J& D5 N8 B/ |' g' q! f' w4 C
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