ddr43布局

David_Xie

{:soso_e135:} 请教各位大侠：
: B9 v2 m( P. K! y2 L1.  4颗16位DDR3如何布局，请看图纸
2.  DDR1和DDR2....之间addr，cmd，DQ,DQS,CLK长度关系如何？
4 j4 d1 h  i& _% P3，DDR1中addr，cmd，DQ,DQS,CLK长度关系如何？
望大侠们不吝赐教，谢谢！

szxq

谢谢！

lswei001

好东西啊，楼主

Larry_11844

给你回复到这里了，那里面不能添加附件

天翼

以16bit DDR3为例

时钟信号CLK
6 G/ f/ O3 p% ~' Q5 }时钟信号CLK的长度要求如下：
1、 CLK信号走线长度最长不能超过4inch；
2、 CLK差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：|LCLKxP-LCLKxN| < 5mil；
* [" k& ?0 H! F9 a- `, U+ l) b3、DDR走线线宽和线间距不能小于4mil。
0 s6 e7 q) B8 Z5 q3 U1 n
数据选通信号线DQS
数据选通信号线DQS的长度要求如下：
1、DQS差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：|LDQSxP-LDQSxN| < 5mil；
; m; C" p$ ^; p0 t# d; O, A2、DQS以CLK时钟走线长度为参照进行走线，其走线长度相对于CLK的走线长度允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
1 y  K7 V. T' A5 M: V2 C. u
( J4 z% g0 E, q7 _& n数据信号线DQ[0:31]
# j/ L0 T! f5 \数据信号线DQ[31：0]的走线长度以DQS作为参考，偏差50mil，具体如下：
1、DQ[7:0]以DQS0的走线长度为参照进行走线，允许偏差范围为50mi，即：LDQ[7:0] = LDQS0 +/- 50mil；
2、DQ[15:8]以DQS1的走线长度为参照进行走线，允许偏差范围为50mil，即：LDQ[15:8] = LDQS1 +/- 50mil；
3、 DQ[23:16]以DQS2的走线长度为参照进行走线，允许偏差范围为50mil，即：LDQ[23:16] = LDQS2 +/- 50mil；
4、DQ[31:24]以DQS3的走线长度为参照进行走线，允许偏差范围为50mil，即：LDQ[31:24] = LDQS3 +/- 50mil；
5、数据走线推荐以GND层为参考平面，在无法满足的情况下，要求同组同层走线。

( A" C1 h3 i6 j# d' l& E2 \数据掩码信号线DM
数据掩码信号线DM的走线长度以DQS为参考，要求如下：
- K7 L  k. w' ]- `  V1、DM0以DQS0的走线长度为参照进行走线，允许偏差范围为50mil。
; }, U6 m2 i1 [- y' D* }' U2、DM1以DQS1的走线长度为参照进行走线，允许偏差范围为50mil。
3、DM2以DQS2的走线长度为参照进行走线，允许偏差范围为50mil。
4、DM3以DQS3的走线长度为参照进行走线，允许偏差范围为50mil。
9 q2 s# X9 |" R3 a$ w
地址信号线ADDR[0:14
8 b$ ]1 ?/ m/ A  s+ z, K& z地址信号线ADDR[0:14]的长度要求如下：
5 ^: O% Z4 s4 d: Z+ Y1、ADDR[0:14]以CLK时钟走线长度为参照进行走线，允许的差范围为100mil，即：LADDR = LCLK +/- 100mil；
# C! _" X- ^$ m7 n( @& }2、地址线采用T型走线，T点到主芯片端管脚的走线，最长不超过2inch；T点到DDR颗粒端管脚的走线，最长不超过1inch。

3 K' }, Q6 {8 e7 f0 D控制信号线
控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT的长度要求如下：
1、控制信号线以CLK时钟走线长度为参照进行走线，允许偏差范围为100mil；
2、为减小信号反射，建议所有DDR3 SDRAM接口信号走线避免穿越电源地分割区域，保持完整的电源地参考平面，单板PCB设计时传输线阻抗控制在50Ω±10%，DDR3时钟差分线阻抗控制在100Ω±10%。

6 Q, u; n" k" F, ]# y

yimiyangguang

你可以看看Jimmy的 “ ★★★ 大家一起学PADS（二） ★★★......【有问必答贴】 ”
3 u: p3 a8 V1 S  v

David_Xie

在线等啊，大侠们！！请指教啊{:soso_e135:}