ADC的数据线需要等长吗

flywinder

型号  AD4630-24BBCZ如下图，8根数据线需要参考clk等长吗，
, y7 X( @, e* K. V

* a. Z: g: c1 N6 Z# ^

超級狗

Dcpc086397900 发表于 2025-11-3 18:40
我想说个度的问题。
理论上，时钟是为了内部电路接收信号的，因此，采样瞬间，要求采样是我们预期信号。对 ...

& C5 @6 R# v) i' e. H$ \7 A- o這裡有個網站可以約略計算等長（Length Maching）的最大容許誤差，計算的原則如下。

* ~) y" ]; |9 s% c/ Y% hLength Matching Rules

• High-speed signals: Match within ±5% of wavelength
• Critical timing: Match within ±2% of wavelength
• Clock lines: Match within ±1% of wavelength
  

# X: F6 w$ b0 I6 j" u但切到簡體中文模式，這幾句話就不見了！
* c& n2 a0 Z: L) s2 j) G3 x


狗弟的工作習慣是，最好設設計指導書（Design Guide）中有明確建議，沒有的話就找速度相近的總線建議當參考，再沒有的話才來這種網站算算看。
) ?! b" v6 |; y, J5 l) q$ y
2 e+ y8 q  m% ^7 Q8 l- XPCB Trace Length Calculator - PCB Tools - Bozhong Materials

9 f7 D( w! ^8 d8 U2 @/ [5 k- q

1 I5 @7 q. L( ]! m4 c6 P% e& ?; z* L

huo_xing

这种一看就是并行线。理论上需要，但是实际要不要做看信号速率，不是特别高级的adc一般都可以不做。高速的adc一般是差分输出

超級狗

5 T% V4 s6 R( Q, X3 h6 n$ \+ b
$ z3 x' _% T1 K1 n) B- p8 g$ GDDR Mode SCK Clock Period = 10ns（約略）
訊號也就約略 100MHz 等級，理論上與早期 200MHz EDO DRAM 相當。



( p% h" A4 [1 e6 k5 ~6 p( k) p

超級狗

之前有人發過這個 PCB Layout Design Guide！

earth天王

需要高速的adc一般是差分输出

huo_xing

超級狗 发表于 2025-10-31 11:55
# O5 o# T0 H, l9 FDDR Mode SCK Clock Period = 10ns（約略）
+ E' L9 D  |+ g$ D" t* V* ?8 R訊號也就約略 100MHz 等級，理論上與早期 200MHz EDO DRAM 相 ...

& m3 V# X* c5 `0 V6 D8 j+ R严格来说，等长针对的数据和时钟之间。数据线内部是没有要求的。但是pcb设计为了方便，所有数据时钟打包成一组，方便好记。
" T8 R& V& V4 {& b, U+ x) f3 r6 z就这个图上参数来说，clk和data之间时序要满足tHSD0和tDSDO之间的差值。也就是最小5ns左右。考虑信号过冲，抖动等按1ns算。普通FR4板材，1ns的延时完全可以忽略。


/ z/ S" J# u( I
& x4 K# e4 Z" S* r5 |

Dcpc086397900

我想说个度的问题。
理论上，时钟是为了内部电路接收信号的，因此，采样瞬间，要求采样是我们预期信号。对于频率低的时钟，其实要求很不严格，所以几乎不考虑等长，速度越高，对等长要求越严格。
( T' Z( r1 B) z, X  R+ E# b6 F所以要考虑度的问题，就是速度的问题。

yangjinxing521

超級狗 发表于 2025-11-4 08:15
$ e4 Q/ @' j& E這裡有個網站可以約略計算等長（Length Maching）的最大容許誤差，計算的原則如下。

Length Matching  ...

& ?8 V6 I' n3 W! T1 [7 Z- ~3 d大佬请问，这里的信号速度是按芯片的最高频率算的吗？还是最高频率再乘以5，按最高带宽算？
" G! t0 {5 n6 i3 q3 `2 H# `6 E$ w例如：品牌：ST(意法半导体)

系列：STM32L4

- @+ X3 w! {6 t: x3 q& [8 B

安装类型：SMT

6 V* |  b) G) g

封装/外壳：UFQFPN48_7X7MM_EP

工作温度：-40℃~+85℃

  a! z5 e1 A0 b

接口：CANbus, I²C, IrDA, LINbus, QSPI, SAI, SPI, SWPMI, UART/USART

零件状态：Active

5 k! _! [1 i) ]5 r1 r. T

CPU内核：ARM Cortex-M4

主频速度(Max)：80MHz

' O% ?6 P; e1 K9 P$ K

huo_xing

yangjinxing521 发表于 2025-11-4 09:58
大佬请问，这里的信号速度是按芯片的最高频率算的吗？还是最高频率再乘以5，按最高带宽算？
例如：品牌 ...

你提的这些接口都是低速外设。pcb上只要连通都不会有大问题。
去看mcu的时钟树，上面都有每种功能单元的工作时钟

Dcpc103055205

不需要严格等长，但建议尽量控制长度差异在较小范围（如几纳秒的延迟差）。若布线空间允许，可将 8 根数据线和时钟线的长度差异控制在5% 的波长以内（以最高频率计算，实际工程中可放宽到几毫米），以减少潜在的时序偏差。  重点保证每根数据线自身的阻抗连续性（如线宽一致、过孔最少），并做好数字地与模拟地的分区隔离，避免串扰影响采样精度。

huo_xing

Dcpc103055205 发表于 2025-11-5 09:36
. _4 r* R, @! ?( a不需要严格等长，但建议尽量控制长度差异在较小范围（如几纳秒的延迟差）。若布线空间允许，可将 8 根数据 ...

几纳秒延时什么概念？常规fr4板材，表层布线1000mil延时167ps。1ns误差对pcb走向来说完全不用考虑。

zhjook

对于并行 信号来是 要求等长的，因为每根  就是一个数据位， 根据时钟  来组成一组 数据，不等长 就会累计时差，时间长了就会累计 出现错码

Dcpc103055205

huo_xing 发表于 2025-11-5 10:34
5 U) D/ f2 A" |- O4 x8 S几纳秒延时什么概念？常规fr4板材，表层布线1000mil延时167ps。1ns误差对pcb走向来说完全不用考虑。

, F! ^4 X; v9 q几纳秒延时” 是一个非常微小的时间尺度，1 纳秒（ns）等于10的-9次方，以常见的 FR4 PCB 板材为例，电信号在其中的传播速度约为6 英寸 / 纳秒（或 15 厘米 / 纳秒）。这意味着： • 1 纳秒的延时对应信号在 FR4 板上传播约 6 英寸（约 15 厘米）的距离； • 几纳秒的延时则对应十几到几十厘米的走线长度差异。在 AD4630-24BBCZ 这类中低速 ADC 的布线场景中，几纳秒的延时差异不会对时序造成实质性影响，因此无需严格要求数据线与时钟线等长，只需控制在合理的长度差异范围内即可。(如：若需控制 3 纳秒内的延迟差异，对应走线长度差需控制在18 英寸（约 45 厘米）以内）。

huo_xing

Dcpc103055205 发表于 2025-11-5 14:09
几纳秒延时” 是一个非常微小的时间尺度，1 纳秒（ns）等于10的-9次方，以常见的 FR4 PCB 板材为例，电信 ...

) P% c8 E' L! H, i- d2 C除了会问ai，还需要自己会思考。1ns对应15cm走线长度，你知道pcb布线中15cm意味着什么吗？
4 k3 Z1 {0 D; d- S+ U2 u. [需要等长的信号一般都是在同一功能模块或者摆放在附近，这就决定了走线基本长度都差不多的，能把布线误差搞到15cm的可能性有多大？
所以上面最开始就说了ns级延时误差不需要考虑。
, t; y% |4 O' w  j