IIC的采样方式

Dc2024101522a

本来想在老帖里发，想了想还是得发一个新帖：
# ^9 i6 g: J9 [7 y7 z
3 g* m4 _$ \( }+ u- E本人一直没搞清楚IIC的采样方式，目前看到了三种采样方法的说明：高电平采样、上升延采样+高电平采样、上下边沿双采样

1、高电平采样：许多文献或者帖子都说明了是高电平采样，但是似乎没有找到盖棺定论的决定性文献，如果是根据建立保持时间的时序要求反推，时钟高电平处肯定是有采样的，因为一般边沿采样的建立保持时间都是以某个时钟边沿为参考，但是I2C的保持时间是以下降沿为参考，也就是说上升沿到下降沿之间有采样点，但是无法判断是高电平采样还是边沿采样
# d5 ^& G9 _- b: H# o, ~! m) D2、上升延采样+高电平采样：该说法具体内容是，i2c内部有边沿敏感电路，在上升沿会采样数据，而在高电平采样是为了判断是否出现了star、stop信号，因此还是需要保证边缘的单调性
  T, F6 ]: m  n3、上下边沿双采样：该说法来源与本站某贴中的贴友“其实I2C的采样也是边沿采样，只不过是上下沿都采一次”

& h4 g) `5 S* b( C8 L因为本人之前一直以为是高电平采样，因此觉得边缘稍微有一点回沟或者平台不会有问题，但实际好像不是这么回事。虽然几种采样形式没有对测试结果没有影响，但是会影响对信号质量的评估，有时候iic边沿就是存在回沟无法消除，最终评估是否可接受时还是需要回到采样的本质，需要从理论和测试的情况下能判断信号质量符合预期。
+ {* \; G3 @0 U: J  x
希望诸位能解答小弟的疑问，或者提供一些可供参考的信息来源
6 C9 H2 d2 w  {1 H) o" C

Dc2025042345a

随便找个支持iic的芯片，去看时序图。

超級狗

Dc2024101522a 发表于 2025-7-3 23:52
" j5 ~7 ~3 ?8 t. F, W找了，但都并没有明说有没有上升沿采样，而我朋友是FPGA工程师，他告诉我说，i2c是上升沿采样数据，高电 ...

' x: o% Y9 `4 c1 c8 o( YI2C START / STOP Detector Verilog Code

9 q  v& D! H; b) Y1 K* x* n8 t
* P$ m, d- ]9 p- ]module i2c_start_stop_detector (
    input  wire clk,       // 系統時鐘
, k0 w, r& a/ p' ^- T6 o7 l    input  wire rst_n,     // 非同步 Reset
" B; ?$ e  r8 P) _0 _# F  f" m2 t4 j    input  wire sda,       // I2C 資料線
    input  wire scl,       // I2C 時鐘線
    output reg  start_detected, // Start 條件偵測到
' Y3 j, Z7 g2 R7 Q5 e: G    output reg  stop_detected   // Stop 條件偵測到
7 c1 c8 a' M1 U6 i$ K);
2 r8 k8 i/ m4 e+ O8 C$ j

5 Z. F- U6 c, h7 d: K. H( O    // 前兩個時鐘週期的 SDA 與 SCL 值
    reg sda_d1, sda_d2;
3 }% `' g6 ?2 M    reg scl_d1;


    wire sda_rising  = (sda_d2 == 1'b0) && (sda_d1 == 1'b1);
    wire sda_falling = (sda_d2 == 1'b1) && (sda_d1 == 1'b0);

' Y8 P. v$ z% T; J
- k# J4 v# z+ z% B! J    // Sample SDA and SCL
: n+ r% i! u% ^# g    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
& o# ?' \0 r( u- Y+ ~. n. q            sda_d1 <= 1'b1;
            sda_d2 <= 1'b1;
            scl_d1 <= 1'b1;
: d5 o  W9 |4 r$ b        end else begin
            sda_d2 <= sda_d1;
+ s' ]) F8 G8 D! F            sda_d1 <= sda;
            scl_d1 <= scl;
        end
3 D" [( c" w& o6 R. Q    end
5 q) {1 p: B2 b- y& G+ `
9 a( j7 O8 J4 G, f: i) z( {
    // 偵測 Start / Stop 條件
5 Y! L+ x/ O  ]; N/ _/ p5 u6 c    always @(posedge clk or negedge rst_n) begin
' v/ d; ^+ y6 y. L* q        if (!rst_n) begin
8 o; W# }& T: |) X# `            start_detected <= 1'b0;
            stop_detected <= 1'b0;
        end else begin
5 P- d6 Z" S/ Y4 _! |, I) i  H4 h            // I2C START: SDA falling while SCL is high
) q1 r9 I+ T) y6 u            start_detected <= sda_falling && (scl_d1 == 1'b1);
            // I2C STOP:  SDA rising while SCL is high
3 i5 I9 z- Q0 m) `            stop_detected <= sda_rising  && (scl_d1 == 1'b1);
0 q* q) u5 h+ T: s        end
, ~: j* }' T1 U& u    end
" G3 U1 [8 z. w1 L& l

endmodule

, }' ^, C& w( F$ g; A$ e4 {

- r- j- u  e$ m7 x5 @

超級狗

xmrxmr 发表于 2025-7-11 16:58
' @: o0 ^1 G6 {# A  ?I2C是SCL高电平采样这一点可以看SPEC，信号边沿的回沟一般也不会有什么影响，很多器件内部都有滤波器，可以 ...

菜英文規範解讀
7 Y9 h2 m: |+ w, b' H& a它只說 SDA 在時鐘高電平時必須保持穩定（Stable），並沒說它是高電平採樣，這是一個大家容易入坑的地方。
+ L8 _. ?8 k1 j6 }7 A* H# F2 x
/ N5 y! _) B% X: _4 O8 k  iI²C 總線在上升緣（Rising Time）採樣之後，資料就不會變了。任憑 SDA 在那邊抖或在那邊跳，都不會改變已經採樣的資料。之所以要叫你保持穩定（Stable），是因為它雖然不會改變已經採樣的資料，但會觸發 START 和 STOP 偵測造成總線狀態復位（Reset），你的資料傳輸會因此中斷。

, Z8 b+ G# P  H: D很多設計為了保險，也不會剛好在時鐘上升緣（Rising Time）進行採樣，會利用 Delay Line 延遲個幾 ns 再採樣。若說這樣就算是高電平採樣，也是有點牽強。

這是狗弟翻閱許多論壇討論，及技術文檔後得到的心得。

信者恆信，不信者永不信！
1 M5 F+ _) W; B# R- R

wen11902

高电平采样，你这样想：起始是下降沿触发，停止是上升沿触发，这样就导致了只能是电平采样；然后IIC是开漏输出，时钟和数据线都是上拉，空闲的时候释放总线，那么时钟肯定是高电平。-->那就知道了是高电平采样

Dc2024101522a

wen11902 发表于 2025-6-27 16:39
. }  u8 z- u: d% L. D' X( j* r" g高电平采样，你这样想：起始是下降沿触发，停止是上升沿触发，这样就导致了只能是电平采样；然后IIC是开漏 ...

是的，我知道有高电平采样，这个我可以理解。其实我更倾向于第一种和第二种采样方式，这两种采样方式会影响对边沿质量的思考，如果只是高电平采样的话，那么其实边沿回沟问题在一些情况上是可以忽视的，但是如果是第二种采样方式，边沿的质量需要更多的考虑，比如该回沟会不会导致误判或者误采样。

huo_xing

) ~- }5 n, G( b( E2 |# S) M, j
! Z+ m8 O& M* m9 ~9 Q4 y随便找个支持iic的芯片，去看时序图。下面是百度的iic工作时序

Dc2024101522a

Dc2025042345a 发表于 2025-7-3 16:34
随便找个支持iic的芯片，去看时序图。

找了，但都并没有明说有没有上升沿采样，而我朋友是FPGA工程师，他告诉我说，i2c是上升沿采样数据，高电平采样star、restar和stop这些标志信号
) h0 V1 r1 t" T# a8 r* `1 |- M

超級狗

高电平采样star、restar和stop这些标志信号

, |3 ?9 `. S0 f9 I! I7 w8 C. `建議訪問一下人工腦殘（AI）！
$ L8 X0 E6 z. c! g3 I
  m/ w0 F0 [& z% A
/ U5 U1 F( }8 U" m

超級狗

- e, D  L$ G" a3 U: O3 U

Dc2024101522a 发表于 2025-7-3 23:52
3 e- H9 C0 S2 Q找了，但都并没有明说有没有上升沿采样，而我朋友是FPGA工程师，他告诉我说，i2c是上升沿采样数据，高电 ...

  k! k" }7 u0 r% I7 s, K! N# L8 T3 FI²C START / STOP Detector

我知道樓主要講什麼，「不懂！」。

謝謝！再聯絡。

@#$%^&*!...

SDA 當觸發，正、負緣鎖 SCL 狀態啦！


& W% i, r( I7 i9 R) k  ~
0 z; d( o4 a, f2 V( q  Y( j
3 v( ~0 T! g' Z7 v

超級狗

超級狗 发表于 2025-7-4 09:20
% h8 B  T  B0 WI2C START / STOP Detector
& [1 `: H+ F& }$ h0 a. `
我知道樓主要講什麼，「不懂！」。

想不到狗弟隨便塗鴉的方塊圖這麼多人收藏，出處的文檔反而沒人要，我決定明天開始要和唐伯虎一樣改賣字畫。
' h8 i: a" r# s9 d


5 b$ w( W$ A+ C! L5 M9 n# {  m但聽聞唐伯虎風流倜儻是小說家筆下寫的；實際歷史上的唐伯虎因為窮途潦倒，為了生活是在賣春宮圖。

2 @8 S: w+ @3 q/ @. N1 D3 C

xmrxmr

I2C是SCL高电平采样这一点可以看SPEC，信号边沿的回沟一般也不会有什么影响，很多器件内部都有滤波器，可以关注Spike Time这个参数

超級狗

超級狗 发表于 2025-7-11 17:34
! ^/ A; M  K) K菜英文規範解讀
: u; a* X0 f1 D) h/ [1 Z) B5 V它只說 SDA 在時鐘高電平時必須保持穩定（Stable），並沒說它是高電平採樣，這是一個大 ...

踢哀（TI）文檔內容節錄！

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超級狗

超級狗 发表于 2025-7-11 17:34
. v7 }6 g3 Y6 f8 f5 X+ i+ ^+ _菜英文規範解讀
它只說 SDA 在時鐘高電平時必須保持穩定（Stable），並沒說它是高電平採樣，這是一個大 ...

爺死踢（ST）Two-Wire Serial EEPROM M24512 規格書。
# r( Y% E. `* m$ J# D
% u9 Q# Y% L# I& K+ d$ }

xmrxmr

超級狗 发表于 2025-7-11 17:34
) p7 ~# F/ _0 W! Q5 E. P菜英文規範解讀
它只說 SDA 在時鐘高電平時必須保持穩定（Stable），並沒說它是高電平採樣，這是一個大 ...

学到了，感谢狗哥