IIC的采样方式

Dc2024101522a

本来想在老帖里发，想了想还是得发一个新帖：
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% f7 K: v4 ~" m本人一直没搞清楚IIC的采样方式，目前看到了三种采样方法的说明：高电平采样、上升延采样+高电平采样、上下边沿双采样

& i2 G5 z$ p- l5 r( ]1、高电平采样：许多文献或者帖子都说明了是高电平采样，但是似乎没有找到盖棺定论的决定性文献，如果是根据建立保持时间的时序要求反推，时钟高电平处肯定是有采样的，因为一般边沿采样的建立保持时间都是以某个时钟边沿为参考，但是I2C的保持时间是以下降沿为参考，也就是说上升沿到下降沿之间有采样点，但是无法判断是高电平采样还是边沿采样
+ Y  _8 g# z- n) i9 [" y7 N2、上升延采样+高电平采样：该说法具体内容是，i2c内部有边沿敏感电路，在上升沿会采样数据，而在高电平采样是为了判断是否出现了star、stop信号，因此还是需要保证边缘的单调性
, U% Q% |1 r( D- \& Q1 ?3、上下边沿双采样：该说法来源与本站某贴中的贴友“其实I2C的采样也是边沿采样，只不过是上下沿都采一次”

因为本人之前一直以为是高电平采样，因此觉得边缘稍微有一点回沟或者平台不会有问题，但实际好像不是这么回事。虽然几种采样形式没有对测试结果没有影响，但是会影响对信号质量的评估，有时候iic边沿就是存在回沟无法消除，最终评估是否可接受时还是需要回到采样的本质，需要从理论和测试的情况下能判断信号质量符合预期。

7 |+ i+ h. i. S3 I# ^, \4 v5 v希望诸位能解答小弟的疑问，或者提供一些可供参考的信息来源
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wen11902

高电平采样，你这样想：起始是下降沿触发，停止是上升沿触发，这样就导致了只能是电平采样；然后IIC是开漏输出，时钟和数据线都是上拉，空闲的时候释放总线，那么时钟肯定是高电平。-->那就知道了是高电平采样

Dc2024101522a

wen11902 发表于 2025-6-27 16:39
高电平采样，你这样想：起始是下降沿触发，停止是上升沿触发，这样就导致了只能是电平采样；然后IIC是开漏 ...

是的，我知道有高电平采样，这个我可以理解。其实我更倾向于第一种和第二种采样方式，这两种采样方式会影响对边沿质量的思考，如果只是高电平采样的话，那么其实边沿回沟问题在一些情况上是可以忽视的，但是如果是第二种采样方式，边沿的质量需要更多的考虑，比如该回沟会不会导致误判或者误采样。

huo_xing

/ f2 F( q) @; [随便找个支持iic的芯片，去看时序图。下面是百度的iic工作时序