关于压降仿真的问题

下课逮个鱼

请问大家在power dc中对有反馈的VRM进行压降仿真时，是先正常设置VRM和sink，然后如果仿真超标之后在sense pin这里再加端口进行补偿吗，还是直接再电感后加端口进行仿真
! T5 P0 f6 k5 r; I# u/ p' i7 H

Dc2025070370a

短路阻抗一般是把端口阻抗改成小电阻(如0.1Ω或者1mΩ)。开路阻抗与短路阻抗的不同主要体现在低频特性上,开路阻抗在低频段趋于无穷大,而短路阻抗则收敛于恒定值。由于VRM和BULK电容并联后输出阻抗在低频段呈现短路特性,因此在工程上短路阻抗分析应用得更普遍一些。

maidoujsjs

1.先设置sense再仿

maidoujsjs

maidoujsjs 发表于 2025-6-24 15:45
" r" |; M1 Y$ }/ p9 M1.先设置sense再仿

2.sense点取决于PCB上，电源网络的物理连接位置
" ~% [: U7 S" K0 m

下课逮个鱼

maidoujsjs 发表于 2025-6-24 15:46
* r( i: t+ y2 Y+ a2.sense点取决于PCB上，电源网络的物理连接位置

那请问在仿真PDN阻抗的时候，1.对于开路阻抗需要选择电感前的网络吗，还是直接选择电感后的网络。2.仿真短路PDN阻抗时，直接再反馈处设置VRM仿真就可以吗。

maidoujsjs

下课逮个鱼 发表于 2025-6-24 19:07
, o2 n) k9 P9 T* p' @那请问在仿真PDN阻抗的时候，1.对于开路阻抗需要选择电感前的网络吗，还是直接选择电感后的网络。2.仿真 ...

1.PDN阻抗主要评估的是去耦效果，通常选电感后面。2.PDN短路阻抗，没理解这么操作的理由
$ y! [5 l9 g, Z" A% s

下课逮个鱼

maidoujsjs 发表于 2025-6-25 08:45
1.PDN阻抗主要评估的是去耦效果，通常选电感后面。2.PDN短路阻抗，没理解这么操作的理由

! g( B$ K; Q* P短路阻抗不是要将VRM端短路之后仿真才能得到短路时的PDN阻抗吗，对于有反馈的VRM是不是在反馈处设置短路，而不是在VRM的引脚处设置短路然后仿真。

maidoujsjs

下课逮个鱼 发表于 2025-6-25 15:47
3 Z  \' G, z% X2 x9 @短路阻抗不是要将VRM端短路之后仿真才能得到短路时的PDN阻抗吗，对于有反馈的VRM是不是在反馈处设置短路 ...

3 l9 o; A4 W& B# e没仿过短路阻抗，通常只是把端口阻抗改为0.1Ohm

下课逮个鱼

maidoujsjs 发表于 2025-6-26 09:27
$ o% O! I* G6 q' L( I  _5 A4 d# |$ T没仿过短路阻抗，通常只是把端口阻抗改为0.1Ohm

9 v4 ?5 ^) }: m( }% g( ^7 f$ b好的，谢谢