pads不能检查短路的问题

zyshuaiyu

今天用pads设计了一块小板，使用verify design做设计检查，板子是6层板。当时文件只打开了top层，检查没有问题便出图给板厂准备打板。等了半天时间板厂给回复，说文件中有多处短路。我从新打开板子更新DRC和刷新铜皮检查还是没有问题。无意中把板子所有层打开再检查这才发现短路问题。
8 U3 N& s! n) c$ y请问pads高手们关于pads的verify design 里面的检查是对软件显示的当前层检查还是整个设计的检查啊？因为之前我都是以为这个检查是对整个pcb设计的检查。如果是的话怎么解释今天我遇到的问题呢？
谢谢高手给出指导!

chengzi_lxc

按我的理解是如你所说的只检查当前打开的层面，不信你全部打开检查和只打开某一层面检查，DRC数量是不一样的（至少我的是这样的）

zyshuaiyu

我用过多款pcb设计软件都是针对整个database做检查的，除非有单独的选项是针对某一区域或者当前层检查的。所以我觉得是我操作上某些设置出了问题。如果PADS真是要打开所有的数据层才是对整个设计检查那我个人觉得mentor应该把这个功能升级了。毕竟做到这步的检查是为了整个设计而非某局部的检查。

hui_hui0228

pads的间距检查是要把把整个板子都显示在画图区域的，一般检查DRC的时候，要养成一个这样的习惯，按一下键盘上的Home键，然后开始检查，不然的话只默认检查你显示的区域，也就是你能看的见的那一块，而连接性检查就不用了，直接检查就是全局，其实这也不能说pads需要升级，因为个人的需求不同，如果我只想检查我当前在画的这一小块，那pads也就比较方便了，另外在设计的前期一些rule的问题应该提前注意把？养成良好习惯很重要

zyshuaiyu

hui_hui0228 发表于 2012-10-16 17:56
pads的间距检查是要把把整个板子都显示在画图区域的，一般检查DRC的时候，要养成一个这样的习惯，按一下键盘 ...

2 E) q/ `/ f& g' Q9 h& v那显示home之后还需要把所有层都打开,再check么?

hui_hui0228

zyshuaiyu 发表于 2012-10-17 14:25
% a, {0 N* I3 o  V6 ~3 u/ `4 ]/ D那显示home之后还需要把所有层都打开,再check么?

你可以自己试试啊。。。

zyshuaiyu

hui_hui0228 发表于 2012-10-17 15:55
你可以自己试试啊。。。

- a4 {7 e/ v( p* J) c4 o好的等回家我去试试.
0 H4 n' W. v! \7 ^' B) k& T# x1 _我记得router里面是整个设计的check,但是总掺杂着大量的走线和过孔的出线夹角报错.有没有办法把这个检查选项去掉阿?
) L* Q  W# W9 q, P- ?"hui_hui0228" 您能者多劳,给解释一下.{:soso_e179:}

CS.Su

zyshuaiyu 发表于 2012-10-17 17:08
0 Z$ a; `) ^! w$ d! g6 q好的等回家我去试试.
! F+ J8 I+ @( K' _2 V  K' C我记得router里面是整个设计的check,但是总掺杂着大量的走线和过孔的出线夹角报错. ...

  d$ ?. k8 x6 Alayout的安全间距检查是你的窗口看到什么就检查什么，你看不到的就不检查，连通性检查就会整版检查了，不管你有没有打开那层，或者窗口在那个范围。
0 q. ~, z5 ^8 i6 [  l' drouter里面的
1 G4 [: o$ N4 c

血夜凤凰

把所有层及所有属性都打开 然后再检查 就可以

木棉花

没啥好纠结的。四楼已经讲的很明白了的。。。。