紧急求助！speed2000和SystemSI报错问题！！！

kuokuo250 · 发表于 2024-11-28 11:15

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事情是这样的，我本来一直用sigrity2021的speend2000仿真DDR，从未出问题，最近我把17.4版本的brd文件导入软件仿真，最后一步报错Error 0999: V or I is expected in "PRINT/PROBE" curve name，我把17.4版本brd降至16.6，依然报错。后来没办法，转换仿真方法，用systemSI搭建模型进行时域仿真，提取完参数、搞定IBIS模型，点开始仿真，最后一步又出问题，报错如下。cadence不给活路啊，兄弟们给条活路，帮帮孩子吧。

kuokuo250 · 发表于 2024-11-28 11:17

求大佬帮帮忙

kuokuo250 · 发表于 2024-11-28 11:18

speed2000这里为什么说是版本问题，是因为之前我仿真导入的都是16.6版本brd，仿真正常。

kuokuo250 · 发表于 2024-11-29 08:13

能正常打开，参数也能设置，就是最后一步仿真报错

青藤门下一走狗 · 发表于 2024-11-29 13:47

看看

青藤门下一走狗 · 发表于 2024-12-4 13:28

蹲一个

procomm1722 · 发表于 2024-12-14 20:59

這不寫著嗎, 你要安裝 Sigrity 2021.1 S002 以後的版本才行，　同時要在環境變數建立SIGRITY_EDA_DIR, 然後把直設為Sigrity 的路徑.

kuokuo250 · 发表于 2024-12-16 08:17

procomm1722 发表于 2024-12-14 20:59
8 ^1 i x+ C% y) w8 f這不寫著嗎, 你要安裝 Sigrity 2021.1 S002 以後的版本才行，　同時要在環境變數建立SIGRITY_EDA_DIR, 然後 ...

大佬，我安装了24版，环境变量也是指向了24版的安装目录。

大灰狼巨巨 · 发表于 2025-3-5 17:33

跟你一样的问题。仿真到最后一步出现。我用17.4的原理图导入16.6的pcb中，对pcb进行修改，修改完成后仿真出现问题。困扰了很久，之后我重新用17.4的原理图导入进17.4的pcb（这里修改好的pcb17.4的版本）神奇的来了能仿真成功，所以你是跟我有一样的操作可以试下这个办法。

特洛伊 · 发表于 2025-3-30 22:13

kuokuo250 发表于 2024-12-16 08:172 Q5 O6 m9 z! t/ F9 f& v
大佬，我安装了24版，环境变量也是指向了24版的安装目录。

请问这个问题解决了吗？我现在System现在也遇到这个问题。

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