写 Verilog 如何做到心中有电路？

FPGA技术江湖

今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十三），以后还会多推出本系列，话不多说，上货。

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交流问题（一）

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Q：写 Verilog 如何做到心中有电路？老师说没电路就不要写代码，但我写个乘法器在综合前都想不出它电路啥样，全加器还行。

A：要在写 Verilog 代码时做到心中有电路，可以尝试以下方法：

1. 深入学习数字电路基础知识：包括各种逻辑门、组合逻辑电路、时序逻辑电路的原理和结构，理解它们的工作方式和功能。

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2. 分解复杂电路：对于像乘法器这样的复杂电路，将其分解为更小的、可理解的模块。例如，先理解加法器、移位器等基本单元，再逐步构建乘法器的概念。

3. 手动绘制电路草图：在开始编写代码之前，尝试在纸上画出电路的大致结构和连接方式，这有助于形成直观的印象。

4. 分析已有电路实例：研究现有的成功电路设计案例，包括其 Verilog 代码和对应的电路原理图，从中学习和借鉴。

5. 模拟和仿真：使用工具进行电路的模拟和仿真，观察信号的变化和电路的行为，这能增强对电路实际工作情况的理解。

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6. 反复练习和总结：通过不断编写不同类型的电路代码，并总结经验，逐渐培养对电路的直觉和理解。

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总之，心中有电路需要时间和实践的积累，不断强化对数字电路的理解和认识。

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交流问题（二）

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Q：如何通俗地讲清 I²C、SPI、USB、UART、RS232 到底是什么东西？通俗，通俗，通俗。百度上的术语一大堆，到头来把我绕的糊里糊涂，我知道您什么都懂，能解释的让外行人也理解吗。

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A：I²C 就像是一个有两个管理员的小队伍。这两个管理员一个负责发命令（主设备），一个负责听命令和回答（从设备）。他们通过两根线来交流，一根线传数据，一根线控制节奏，能让很多小设备（比如传感器、存储器）和大设备（比如电脑的主板）方便地说话。

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SPI 呢，就像是一个小团队，有一个带头的（主设备）和几个跟着的（从设备）。他们交流靠好几根线，一根专门发命令，一根专门收回答，还有专门用来控制什么时候说话的线，这样说话速度快，但线用得多。

USB 可以想象成一个多功能的管道，能把各种各样的东西（比如鼠标、键盘、优盘）连到电脑上。它很聪明，能自动认出连上来的是什么，而且还能同时干好多不同的活儿，比如一边传文件一边用鼠标。

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UART 就像是两个人打电话，一个人说，另一个人听，说完一轮再反过来。他们就用一根线传要说的话，一根线控制啥时候说。

RS232 也是两个人交流，不过它要求比较严格，比如说话声音大小（电压）得固定，而且说话的速度不能太快。它经常用在一些老一点的设备之间交流，像早期的打印机和电脑之间。

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交流问题（三）

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Q：为什么学了模数电还是看不懂较复杂的电路图？大三，电子技术实习需要做音频功率放大器，给了原理图，但是做原理图分析时，不明白为什么要选这样大小的电阻。

A：学习了模数电之后仍然看不懂较复杂的电路图，特别是在分析元件参数选择时感到困惑是比较常见的情况，可能有以下几个原因：

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1. 理论与实践结合不足：模数电的学习更多侧重于理论知识和基本原理，而实际的电路图中涉及到众多的工程考虑和实际应用需求。对于实际电路中电阻等元件参数的选择，需要综合考虑性能、成本、稳定性等多方面因素，这需要更多的实践经验和对具体应用场景的了解。

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2. 缺乏对特定电路功能的深入理解：对于音频功率放大器这类特定的电路，需要深入了解其工作原理、性能指标以及各种设计要求。如果对这些方面的理解不够深入，就难以明白为什么选择特定大小的电阻来满足电路的功能和性能。

3. 对电路元件特性的掌握不够全面：电阻的选择不仅仅取决于阻值，还与功率、精度、温度系数等特性有关。如果对这些特性的了解不够全面，就难以准确判断为什么在特定的电路中选择了特定的电阻。

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4. 缺少对电路设计原则和经验的积累：电路设计往往遵循一定的原则和经验，这些在书本知识中可能没有详细阐述。例如，在音频功率放大器中，为了实现特定的增益、带宽、失真度等指标，需要根据经验选择合适的电阻值。

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要解决这个问题，可以多参考相关的电路设计资料和实例，向有经验的人请教，同时自己多进行电路设计和分析的实践，逐步积累经验，提高对复杂电路图的理解和分析能力。

交流问题（四）

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Q：FPGA布线布局卡死一直布不到，在写verilog代码应该怎么规范写以减轻布线压力？我写了一个工程，但是布线布局一部卡住布不下去，想进一步规范verilog代码以成功布线，有哪些建议吗？

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A：以下是一些在编写 Verilog 代码时可以遵循的规范和建议，以减轻 FPGA 布线压力，仅供参考：

1. 模块划分：将复杂的设计合理地划分为多个功能独立的模块，提高代码的可读性和可维护性，也有助于布线工具更好地处理。

2. 时钟管理：尽量减少时钟的数量，避免使用过多的异步时钟。对于多个时钟域的设计，要正确处理跨时钟域的数据传输。

3. 资源复用：对于相同功能的逻辑，尽量复用资源，减少硬件资源的消耗。

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4. 编码风格：采用合适的编码风格，例如使用 case 语句而不是多个 if-else 嵌套，以减少逻辑的复杂性。

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5. 减少扇出：控制信号的扇出数量，避免单个信号驱动过多的逻辑。

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6. 流水线设计：在适当的地方引入流水线，可以提高系统的工作频率，减轻布线压力。

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7. 同步设计：确保整个设计是同步的，避免出现异步逻辑。

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8. 约束设置：为设计添加准确和合理的约束，如时钟频率、时序要求等，帮助布线工具更好地理解设计意图。

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今天先整理四个问题答疑，后续还会持续推出本系列。

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学Verilog怎么开始呀，太难学了