本站微信 收藏本站 设为首页
 找回密码
 注册
EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › verilog如何写才能使得状态机的状态在仿真时以字母显示 ...
返回列表 发新帖
查看: 2359|回复: 0
打印 上一主题 下一主题

verilog如何写才能使得状态机的状态在仿真时以字母显示？

[复制链接]
mengzhuhao
  • TA的每日心情
    擦汗
    2020-1-14 15:59

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2007-11-28 19:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录！

    您需要 登录 才可以下载或查看，没有帐号？注册

    x
    verilog如何写才能使得状态机的状态在仿真时以字母显示？" v9 {5 W4 H# `0 \7 {. i
    在vhdl里面只要赋值是type的就可以( T9 U: t! p& T3 _" U
    但是在verilog代码里面是如何写的呢？! E4 P; v1 N  d( ?" ?( `/ ~
    那位清楚哦

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复

    举报

    返回列表 发新帖
    高级模式
    B Color Image Link Quote Code Smilies
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-5-28 11:40 , Processed in 0.078125 second(s), 24 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表