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[Ansys仿真] 封装电路板Q3D参数提取电容过大怎么办

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 楼主| 发表于 2024-8-3 15:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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两根走线都是4000um左右,线宽线距都是30um。' z& Q4 j. f6 }& G7 d
一个是直线,两边都是包地,旁边还额外打了2个对地孔, 第二层跨了5个电源和地平面。, ~, ~" `3 E4 [: ~6 k. l- V% s
一个是弧线,两边也是包地,旁边没有对地孔,  第二层跨了3个电源和地平面。
4 I9 t: J# b6 K7 w8 ?* n- |* q' p* L8 L
' R; |, L& p1 d1 W
为什么仿真出来直线的电容 0.8(自容)大于弧线 0.6 (单位好像是pF)?  怎么减小电容?
% k6 _4 |1 `8 H( ~) F0 \/ x7 W" U0 S" j2 o( ^  A+ m
7 B2 O1 `; _4 g4 ?9 [' \+ L: @4 Q3 G

该用户从未签到

2#
发表于 2024-8-6 10:54 | 只看该作者
通过综合考虑布局、材料、屏蔽技术和仿真优化,可以解决封装电路板Q3D参数提取中电容过大的问题
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