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[Ansys仿真] designer学习求助贴

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1#
发表于 2012-8-20 17:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
本帖最后由 beyondoptic 于 2012-8-22 17:57 编辑
. `1 B4 X) C5 f6 Y( W' |& a5 A( j
; S; E0 u; C, b6 _4 D) G1,请问一下一般仿真SSN是用什么软件仿真的?, `# m* K" ?  F/ F
+ V/ E4 q8 t7 G* ?0 }3 @
2,我从星空电子上下载了一个仿真SSN的工程文件,是用designer做的(见附件)。这个工程文件有些地方不明白
4 K' A7 J2 s4 R$ l1 o: D( {   工程文件有很多地方是断开的,比如U27 D1就是输出的buffer是断开的,接收端D2 D3和接收端的buffer也是断开的,这三 个地方为什么会断开?

ssn.rar

34.27 KB, 下载次数: 10, 下载积分: 威望 -5

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发表于 2014-1-15 10:38 | 只看该作者
提醒一下初学者,这个例子中作者在s参数模型上输入和输出对应有点错误,正确应该是U27_12对应U37_4,U27_11对应U37_15,U27_10对应U37_5。否则出来的波形逻辑上有错误。

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2#
发表于 2012-8-20 18:28 | 只看该作者
一般SSN的仿真是由电磁场仿真软件和时域链路仿真软件组合来仿真的,类如ansoft的siwave和designer(或者是Hspice,ADS等等),当然也有仿真软件把它们做到了一起省了客户倒数据的麻烦,比如sigrity,可以参考一下这个帖子里的讨论:https://www.eda365.com/thread-65884-1-2.html
' f' i+ @+ U* x, t
: I, K+ A1 W4 X/ E: h
/ D- S: n$ u: L) K* p, I1 H5 l( I那个buffer输出或者输入线的断开确实是断开的,但是仅仅是线断开,他在断开的两端都写了一样的net名,通过net名把两端连了起来,像画原理图那样,仔细看下可以发现。: G0 V2 i# ]& B7 m: f' ^( e
6 v' n, g  N% v- x' m& Q1 P, r
) R4 c, {5 B* v+ j

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3#
 楼主| 发表于 2012-8-21 08:39 | 只看该作者
我有想过他们名字是一样的是不是连在一起的,只是对这个软件不是很熟。
+ p' @/ M4 C4 c) W. }9 Z/ ^9 W0 t( ~) i! L9 v1 B5 X% K6 x' h
如果他们都链接起来的话,接收端应该还包括串扰吧,三组线在一起,串扰也会传到接收端。probe是信号和电源平面的之间的电压,但有时候电源平面也可以作为信号回流的参考平面啊。

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4#
 楼主| 发表于 2012-8-21 08:44 | 只看该作者
另外sigrity仿真SSN确实比较容易,不过内部算法应该和这个差不多吧,不知道我把串扰想进去是不是想多了

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5#
发表于 2012-8-21 08:48 | 只看该作者
当然有串扰啊,只不过串扰幅度是大还是小的问题

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参与人数 1贡献 +4 收起 理由
beyondoptic + 4 灰常感谢

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6#
 楼主| 发表于 2012-8-21 09:26 | 只看该作者
看了sigrity板块那个帖子,确实是软件自动界面友好的就不知道软件后台怎么做的,designer可能麻烦点会对软件怎么去仿真SSN会了解一些。建议大家能给熟练运用两到三个平台。

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7#
 楼主| 发表于 2012-8-22 15:55 | 只看该作者
斑竹如果我自己加的是IO buffer3 U1 J; r8 Y- A7 w% ]0 A
那我每个pin要怎么接啊?{:soso_e115:}

Snap1.jpg (19.67 KB, 下载次数: 8)

Snap1.jpg

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8#
发表于 2012-8-22 16:47 | 只看该作者
beyondoptic 发表于 2012-8-22 15:55
7 m. p. z. u$ d" A1 w+ A' O斑竹如果我自己加的是IO buffer! A! U+ o5 f. N" l. s
那我每个pin要怎么接啊?
  b# j9 p. P4 B1 A4 \* N: E0 \
囧了,不是一样接么,该接电源的接电源,该接地的接地,该接信号的接信号,该接使能的接使能,该接输出的接输出,不过记得要将模型属性里的“power=on”改成“power=off” ,为啥要这么改请轻移莲步至该贴https://www.eda365.com/thread-65410-1-2.html

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9#
 楼主| 发表于 2012-8-22 17:46 | 只看该作者
{:soso_e127:}$ [( X7 w2 _4 x6 Y5 V
# D1 c/ @5 ^2 [+ z  \3 z: H4 \3 P
我说一下连接方法斑竹帮忙确认下:' L& J- a. z4 G7 R" c3 w8 s
1接plus9 z7 h/ [9 C: m7 B+ L( ~+ A
2 5可以悬空/ S1 y$ M1 Q% g2 X0 p& T: l5 t
6接一个芯片的直流电平7 g) B, l4 n+ w2 V1 @  d( F# {
3接芯片的信号脚  ]) {4 J3 l1 ^6 `( ?0 O/ G+ `5 p
4接芯片的power脚9 ^) P, U7 X5 }$ \& P) i6 |8 p

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10#
发表于 2012-8-22 18:42 | 只看该作者
beyondoptic 发表于 2012-8-22 17:46 $ ~/ u- s$ f6 }7 m. r* g0 P
我说一下连接方法斑竹帮忙确认下:
1 O9 h3 {4 `8 u+ N4 J5 _1接plus
. Y% t8 i5 }0 v% T, o2 ^. }/ m2 5可以悬空
% G! ~+ ^! I: n# \5 _3 C- n
错了% c, L1 Z5 f2 z4 j" ?
1 e) V! k. ?0 W9 d4 R& |
1接激励信号7 ~! R3 n9 k9 i: M- {
2接从S参数引出来的供电电压
+ j- O% T, q0 ^5接地' `" B4 j( y1 Z$ E
6是使能脚,接低电平输出还是高电平输出看模型里的定义
3 [9 N5 _6 F2 m3为信号的输出或者输入+ x+ N; P/ Y! C& c* r( S  ?
4可以悬空

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参与人数 1贡献 +10 收起 理由
beyondoptic + 10 谢谢,结合Hspice调用IO buffer用法和斑竹说.

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11#
发表于 2012-8-23 09:28 | 只看该作者
本帖最后由 某人马甲 于 2012-8-23 09:47 编辑
( x: N" d$ x) d9 ~- ?/ ~. N; ~$ Z+ ?1 V& b5 m
我顺便问下designer6的Solver on Demand具体什么意思,怎么应用啊斑竹

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12#
 楼主| 发表于 2012-8-23 09:56 | 只看该作者
斑竹如果IO做输入的话1pin也应该悬空吧?

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13#
发表于 2012-8-23 10:08 | 只看该作者
beyondoptic 发表于 2012-8-23 09:56
; g8 h& H8 _7 _; C! ~* a2 m斑竹如果IO做输入的话1pin也应该悬空吧?
# k; a; ?7 `  v0 R; T
做输入端可以悬空,做输出端要是不加激励源就是悬空

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14#
发表于 2012-8-23 10:08 | 只看该作者
某人马甲 发表于 2012-8-23 09:28
( K8 Y# w) A6 F' v3 T我顺便问下designer6的Solver on Demand具体什么意思,怎么应用啊斑竹

$ w: v+ ]( x- K, Q5 ~, ?) m' f. m% I没看懂啥意思啊

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15#
 楼主| 发表于 2012-8-23 10:41 | 只看该作者
    [warning] models:vsource(warning): b_io6_17.dc_src_pd - eliminating self-looping zero valued DC voltage source (10:39:00 上午  八月 23, 2012)
/ m8 d2 t7 B8 n; [( T/ `$ J    [warning] models:vsource(warning): b_io6_2.dc_src_pd - eliminating self-looping zero valued DC voltage source (10:39:01 上午  八月 23, 2012)
7 g* l1 B. j0 w% T    [warning] models:vsource(warning): b_io6_20.dc_src_pd - eliminating self-looping zero valued DC voltage source (10:39:01 上午  八月 23, 2012)
6 c+ W, K2 V7 i& f) k    [warning] models:vsource(warning): b_io6_23.dc_src_pd - eliminating self-looping zero valued DC voltage source (10:39:01 上午  八月 23, 2012)
8 G6 Q4 |" b  J1 J$ a    [warning] models:vsource(warning): b_io6_5.dc_src_pd - eliminating self-looping zero valued DC voltage source (10:39:01 上午  八月 23, 2012)4 A) J4 O+ d+ K
    [warning] models:vsource(warning): b_io6_8.dc_src_pd - eliminating self-looping zero valued DC voltage source (10:39:01 上午  八月 23, 2012)! ^# o6 x2 Z. Q* s- h
这个警告是神马意思啊
! d# I; F: C: H/ N, a3 |5 L) _  
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