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[Cadence Sigrity] 关于sigrity - Power dc的pin添加

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    [LV.1]初来乍到

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    1#
     楼主| 发表于 2024-1-9 10:48 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    各位前辈,请教一下Power dc的pin添加,在仿真BGA芯片时,由于GND-pin只需要一部分GND-pin参与,怎么可以快速添加筛选,还是可以编辑Excel文档导入
    / v5 C) |8 U9 E* j4 X9 A* g0 R* i

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    [LV.7]常住居民III

    2#
    发表于 2024-1-9 20:29 | 只看该作者
    我能想到的就是 自动成生SINK后,在Negative Pin(GND)中,选择不参与仿真的,右键unlink  如果pin多话,这样操作也不算快速

    点评

    我现在也是一直用自动生成,但是芯片有上百个GND_PIN,实际要求参与的才十多个Negative Pin(GND)[/backcolor],所以太慢了  详情 回复 发表于 2024-1-10 09:52
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    [LV.1]初来乍到

    3#
     楼主| 发表于 2024-1-10 09:52 | 只看该作者
    wangmengsu915 发表于 2024-1-9 20:29
    1 E; N. g* V* x/ Z' c, I1 i: @我能想到的就是 自动成生SINK后,在Negative Pin(GND)中,选择不参与仿真的,右键unlink  如果pin多话,这 ...

    / t3 {9 u$ u# ]/ L我现在也是一直用自动生成,但是芯片有上百个GND_PIN,实际要求参与的才十多个Negative Pin(GND),所以太慢了
    " E8 a8 M& P1 K0 R& x; l

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    只用10几个的话 用手动生成还快一点  详情 回复 发表于 2024-1-10 10:32
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    [LV.7]常住居民III

    4#
    发表于 2024-1-10 10:32 | 只看该作者
    e1100 发表于 2024-1-10 09:52, \" z" L) ]  ]
    我现在也是一直用自动生成,但是芯片有上百个GND_PIN,实际要求参与的才十多个Negative Pin(GND)[/backc ...
    9 T" t" o2 h4 D
    只用10几个的话 用手动生成还快一点

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    多路时就很耗时间了,每次在分配GND_PIN这里很耗时  详情 回复 发表于 2024-1-10 16:47
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    5#
     楼主| 发表于 2024-1-10 16:47 | 只看该作者
    wangmengsu915 发表于 2024-1-10 10:32* W8 @5 |+ a, r9 O2 a
    只用10几个的话 用手动生成还快一点
    7 ]) c3 L' Y* V5 e- M$ D0 E/ e  S& f
    多路时就很耗时间了,每次在分配GND_PIN这里很耗时
    9 K" g- w! J) P+ ]
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