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[Ansys仿真] PDN仿真Z阻抗提取时对于BUCK电路VRM应如何选取位置

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 楼主| 发表于 2023-12-22 17:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 yzzsjc088 于 2023-12-22 21:46 编辑 9 X, ?" m! n& y4 T. b

/ _: L/ A+ g) x请教论坛大神,PDN仿真时,对于BUCK电路,VRM选取位置点如何选择。$ h+ C3 k$ B8 r9 x, f
如下图所示,电容C1/C2/C3靠近BUCK电源芯片端,C4/C5/C6/C7靠近用电IC芯片端。. d8 |( G% @9 Z& f: G9 N' ]( V
(1)手动建立VRM port端口是选取电感L的焊盘一端,还是选择C1/C/2/C3电容,且是应该选离buck芯片距离近的电容还是远的电容?! [$ R% J1 W" Q% ^
(2)我在提取1MHz-100MHz区间端的Z阻抗后,再用siwave PDN进行电容优化建议,给出的方案是靠近BUCK端的C1/C2/C3空贴,个人猜测是C1/C2/C3距离用电IC芯片较远,无法覆盖1MHz-100MHz的阻抗,对于1MHz-100MHz区间端的Z阻抗没有影响,所以给出空贴建议,但是C1/C2/C3作为BUCK电路滤波的一部分,按道理不应该全部空贴。是不是对于1MHz-100MHz做电容优化时就不应该勾选C1/C2/C3,应该只勾选C4/C5/C6/C7呢?1 c' V! n0 L% }, {: N
4 G* T# P7 q% w* c- a! }" `
  • TA的每日心情

    2019-11-20 15:16
  • 签到天数: 1 天

    [LV.1]初来乍到

    2#
    发表于 2023-12-22 17:23 | 只看该作者
    3 f, D! ]' D/ u: L6 p, V# u
    在BUCK电路中,VRM通常位于电源网络的前端,为负载提供稳定的电压。VRM的位置选择需要考虑多个因素,包括电源网络的拓扑结构、负载的特性以及系统性能的要求。
    / y9 F3 r" X9 O+ L9 O( M2 y0 Y* @) X, _# \
    电源网络拓扑结构:在电源网络中,不同的拓扑结构对VRM的位置选择有不同的要求。例如,在多级电源网络中,VRM可能位于靠近负载的一级或中间级。
    6 L+ c% Y8 V! b  b5 x0 q' a  |负载特性:负载的特性也会影响VRM的位置选择。对于具有较大电流变化的负载,将VRM靠近负载可以减小电流变化对电源网络的影响。
    1 x  O& N* O) q2 ^, z
  • TA的每日心情
    慵懒
    2023-12-7 15:49
  • 签到天数: 4 天

    [LV.2]偶尔看看I

    3#
    发表于 2023-12-27 18:13 | 只看该作者
    电源反馈的点在哪里连的,就在哪里下VRM

    该用户从未签到

    4#
    发表于 2024-11-1 13:43 | 只看该作者
    不贴的不勾,贴的要全勾上
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