ddr3 Write and Read Levelization

qaf98

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# P% p6 p" c7 T; F+ N$ n5 _Write and Read Levelization
FLY-BY拓扑结构中，为了调整DQS，CLK的时序关系，DDR3引进了Write and Read Levelization技术。
8 w) |3 l+ |& I0 v* l请问：
1：这个操作是系统自动去判断识别的？ 我猜是不是Control先发一组数据到DDR，让根据反馈，调整DQS在control芯片里的DEALY？
2：这个Delay是可以是任意数值，还是周期的几分之一，1/4T,1/2T ,3/4T ?
0 \* b( P; G5 j5 ?8 f, g3: 所有的DDR3 Control都有这种功能嘛？
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yejialu

memory training过程如下
Pre-training init: DDR3 Reset and Initialization Procedure (per JEDEC spec)
Receiver Enable Fine - Align DQS receiver enable signal to center of read DQS preamble at the DDRIO and set the MC round trip latency register. This training step is further broken into two substeps: RCVEN fine and RCVEN coarse training.
4 H7 ?* a* i$ G$ z0 @Read DQ/DQS – Aligns DQ and DQS signals returned from DDR
+ c/ E- S% z9 I" TWrite Leveling - Aligns write DQS to CLK at the DRAM
Write DQ/DQS - Center aligns DQ to DQS at the DRAM
. s0 Q4 G7 P% q( {6 `- u  \Fly-by (Write Leveling Coarse) - Adjusts write DQ/DQS latency
Command-Clock Training - Centers the rising clock edge within the Command eye. This step uses both a simple 1010 pattern, and a more advanced LFSR address pattern for training.
Advanced Strobe Centering – Uses LFSR victim-aggressor patterns on the DQ bus in order to place the strobe timings such that both timing margin and voltage margin are maximized.
Post-training init. (i.e. set the MC to normal mode from IOSAV mode)
4 f5 }9 P2 v+ U4 _3 Z

yejialu

memory controller 会在DDR training 的时候调整这个值。

qaf98

1 l. k  X4 {7 s& q8 S
再次查看相关手册。搞清楚了一点点
" z9 q: m4 c; V9 D5 z2 x0 C简单来说就是CLK-DQS自动调节DELAY.


控制器发信号给DDR3，DDR3根据DQS的上升沿采样CLK,如果是DQS早到，DDR3就使用DQ传输0到控制器。
3 R5 T" i1 ^* ]* ]  k- m如果是DQS迟到，DDR3就使用DQ传输1到控制器。 控制器得到反馈后，增加或减少DQS的delay，(0就增加，1就减少DELAY), 这样反复操作，直到DQ反馈信号第一次从0变成1后，控制器锁住DQS delay.
Write leveling过程结束。

The memory controller can use the ‘write leveling’ feature and feedback from the DDR3 SDRAM to adjust the DQS - DQS# to CK - CK# relationship. The memory controller involved in the leveling must have adjustable delay setting on DQS - DQS# to align the rising edge of DQS - DQS# with that of the clock at the DRAM pin. The DRAM asynchronously feeds back CK - CK#, sampled with the rising edge of DQS -DQS#, through the DQ bus. The controller repeatedly delays DQS - DQS# until a transition from 0 to 1 is detected. )
上面就是我的中文意思

& |5 C+ e: d- p1 Q
5 d; V  ]5 h' b) W2 p

qaf98

The DQS - DQS# delay established though this exercise would ensure tDQSS specification.Besides tDQSS, tDSS and tDSH specification also needs to be fulfilled. One way to achieve this is to combine the actual tDQSS in the application with an appropriate duty cycle and jitter on the DQS - DQS# signals.Depending on the actual tDQSS in the application, the actual values for tDQSL and tDQSH may have
to be better than the absolute limits provided in the chapter "AC Timing Parameters" in order to satisfy tDSS and tDSH specification.
, F- n) Z7 m1 l" @& d  P( J" B" CDQS和CLK时序关系通过DELAY来完成了，就是 tDQSS 满足要求了，但tDSS and tDSH也需要同时满足要求哦。
7 D5 m& j1 v$ t+ T所以实际中就需要再调节DQS的duty cycle and jitter 来达到要求。
我的问题就是：1：在写操作时，  DQS和CLK要基本边缘对齐(DQS自动调节DELAY达到要求)，而DQS中心对齐采样DQ。
我想DQS delay还要兼顾DQ的要求。control如何做到的呢？
2：一般布线时，DQS,DQ一组等长，时序要求是DQS中心对齐采样DQ，那么DQS要delay 大约1/4 Tdq才行。
7 @$ b0 }" _5 i1 v5 [; t9 r/ f如果Delay能被分成1/12T或更小，那系统自己调整起来倒也是可以的。
% o. R3 X0 x5 |+ A
8 Z0 N$ t; m1 B总结：这也许就是我们一直说DDR3 CLK和DQS没有时序要求（其实有要求，系统帮我们自动调好了），布线只要DQS和DQ等长的原因。

ann_wz

牛逼，感谢

Coziness_yang

1：这个操作是系统自动去判断识别的？ 我猜是不是Control先发一组数据到DDR，让根据反馈，调整DQS在control芯片里的DEALY？DDR3 Control的每个DQS会去对CLK进行采样，采到CLK的跳变沿，这样DQS就会跟CLK的这个沿进行对齐。
2：这个Delay是可以是任意数值，还是周期的几分之一，1/4T,1/2T ,3/4T ?而不同的IP厂商已经不同的设计会将CLK的一个周期分成不同的等分，每次DQS会delay一个等分，这样当移到采集的CLK发生跳变时就算找到CLK的上升/下降沿。
4 w5 K& g; ~$ J* J: T4 [$ {3: 所有的DDR3 Control都有这种功能嘛？对于DDR3和DDR2很大的一个区别就是LEVELING，所以所有的DDR3都有Leveling的功能。

Coziness_yang

qaf98 发表于 2012-7-11 18:04
& p( [" a$ O- k' X) k2 C' lThe DQS - DQS# delay established though this exercise would ensure tDQSS specification.Besides tDQSS ...

在DDR3 layout的时候其实是有绕线等长的要求，需要将两者在leveling的可调的范围内，线长差的过多，Leveling调不回来就没法完成。
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