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[Ansys仿真] 用Designer5.0仿真USB2.0眼图,终端电阻接多少合适?

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1#
发表于 2012-7-2 17:25 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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用Designer5.0仿真USB2.0眼图,终端电阻接多少合适?
' I/ L1 g; w* i+ Q6 V- ~- I
! N+ M3 Q7 z# H5 F; H$ T3 u+ j如使用50Ω,USB2.0的眼图的幅度只有200mV,和实际测试结果(400mV)完全不同。
; B2 b" S: L5 B4 Y% C* k# y4 B" i4 M6 e7 F8 z- E4 r% E4 D

USB.JPG (12.45 KB, 下载次数: 2)

USB.JPG

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2#
发表于 2012-7-2 19:08 | 只看该作者
本帖最后由 yuxuan51 于 2012-7-2 19:10 编辑
/ u2 w4 r. o' K2 l/ l1 a5 O9 `- {+ z* o( q( X7 v0 ]
你实际设计画的多少那就接多少啊,最后接收端得到的电压幅值和输出阻抗,传输线特性阻抗,输入阻抗都有关系,这个可以自己先算出来对比下,我怀疑你是哪没有设置对,或者某个概念弄错了,就一张图资料太少没法判断啊,先改成普通方式看眼图试试。+ c$ t5 E' w2 W) _1 |5 G! M  F
& b8 i, S' F6 a+ p+ ^' Y
大家问问题的时候尽量把资料展示的全些,最好能传上工程之类的,要是涉及到保密不方便的话可以多截几张设置参数和结果图,毕竟别人不是神仙能直接想出来问题出在哪啊

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3#
 楼主| 发表于 2012-7-6 15:42 | 只看该作者
谢谢版主提醒!
% ?1 K6 E2 c0 s' n4 a# E5 Q: @# W# C
详细说明一下:
" e1 Z' o5 r# J* R0 r7 C, E+ O) C& l1 z! j
仿真手机的usb2.0布线质量,usb差分线布线的一端接BB,另一端接USB插座,此时,需仿真PCB上USB走线的质量。7 g: G7 C2 A; [; P7 q

" s; a8 ~' `4 j实际眼图测试时,我们在USB端口通过USB连接线接到测试板后再接到电脑,已知测试板两边的插座(一头连PCB,一头连电脑)间的传输线的阻抗为90Ω。此时,实际测试的高速USB2.0的眼图的幅度为400mV。$ P* j, X8 R: R2 Y
+ u8 y+ w2 a2 g4 ~) s  B6 E
仿真时,使用快速差分仿真方式,在USB插座端的负载该如何处理?
- x- ~' r2 l$ v4 p! f4 j
+ H: Y0 H% ]" I9 }若悬空,肯定和实际不符;如分别接45Ω,则幅度为200mV,和实测幅度不符。* P5 ?6 S! Q9 A1 v/ {! M8 U
8 n( x8 t* A4 A2 I$ K. k+ Y9 x
请问,大家做这类仿真时,负载如何处理才合理、正确?1 L0 r3 j; j! ]$ |1 u

6 O4 M- Z# t1 y# z% A谢谢!

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4#
发表于 2012-7-6 16:46 | 只看该作者
FRANKCHS 发表于 2012-7-6 15:42
' J( K' S  Y9 b9 V. a8 K谢谢版主提醒!6 _+ [$ l! a% d' Q* ?, ]

/ F9 b# h3 h, j- b详细说明一下:
' `7 J* _8 o- B# w' |& L

4 X2 C) ?9 q! V, O. p9 mUSB2.0 实际的接收端一般不会有50欧的匹配的,输入阻抗都比较大,可以加1K的电阻试试

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5#
 楼主| 发表于 2012-7-6 17:23 | 只看该作者
谢谢!
( y0 ?& l  e) j& X: [# R+ H" S; [# J; j2 u6 P  O
主要是没有理论依据,可以解释为什么要接某个阻值的电阻。
9 q! H# e1 N' [. U( j
/ x2 j$ [1 x5 g8 m0 b6 A/ B当使用15KΩ的电阻时,仿真结果和实测结果相同(左为实测、右为仿真),但如何让别人信服呢?7 A* z8 Y, I5 M. k2 Z

usb eye.JPG (29.07 KB, 下载次数: 2)

usb eye.JPG

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6#
发表于 2012-7-6 17:39 | 只看该作者
USB是电流驱动,其输出的振幅是由驱动电流和负载阻抗决定的,所以不同阻值的负载会决定负载的幅值。

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7#
发表于 2012-7-6 19:23 | 只看该作者
本帖最后由 yuxuan51 于 2012-7-6 19:27 编辑
; z+ K6 {: ?5 q8 n0 J) Q9 m
FRANKCHS 发表于 2012-7-6 17:23 ; z+ R" J: @  l
谢谢!
# `( c; E2 b5 F1 o3 ]& R8 f' E" ~
主要是没有理论依据,可以解释为什么要接某个阻值的电阻。

. p  Q9 E- `$ E6 h7 S
4 @, K9 E  k3 f这个和输入端buffer模型的GND Clamp与POWER Clamp曲线有关系,你可以试着找一个USB从设备的IBIS模型,找到输入管脚的buffer,看下它的GND Clamp和POWER Clamp曲线,用电压比上电流就可以得知输入阻抗的大小了
* m/ G, Y: u1 r& T
0 [; @9 z4 Z& t  v# U/ S8 d3 v9 T  G- q( J& F# h  f

+ h8 D7 J0 J  r# o9 I) U, I7 Z& Z& J( m8 }, f9 Y+ L1 M
这个图可以看出在0V以上电流几乎没有,V/I可以得出R趋向于为无穷大9 r% V" i6 M( E2 m

8 K/ C4 U9 X$ Y0 y( n- v- m
# C3 g' Q- R) N/ l6 [* y4 G- g$ c) {! X" ?9 b& {& x
3 O: F3 f/ S3 }/ K6 ]! P: T4 v1 ^

* O/ C, C3 K* S  X8 U这个是一个输入端对地加了50欧的电阻,可以从0V以上的V/I曲线求出输入阻抗大概为50欧
3 g4 N& c, U+ a, N* r" y6 o
$ i: L& E0 o# F* _: h+ {

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8#
 楼主| 发表于 2012-7-11 16:28 | 只看该作者
谢谢指点!
1 z" f( h9 w3 H( o/ |
& ~+ h6 X' }- \但有另外一个疑惑:8 k3 @. N+ g# q$ S, |0 H

* p0 m( j2 I% D; g# b信号输入端的50Ω匹配(和传输线间)如何理解?如果输入端的阻抗极大,则线路的50Ω阻抗控制如何起作用?

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9#
发表于 2012-7-11 16:50 | 只看该作者
本帖最后由 yuxuan51 于 2012-7-11 16:52 编辑
6 ~# Z2 m* X; [4 p9 n
FRANKCHS 发表于 2012-7-11 16:28
) K9 s8 P9 j9 T& U谢谢指点!
% k6 D* Y8 Y8 x# }& @- o6 h' ~( p/ t  d7 X
但有另外一个疑惑:

& h$ g$ S* u# o" |3 X
. Z3 J  d$ a: o% M0 p2 l这里指的是将50欧上拉到电源或者下拉地与输入阻抗匹配,即50欧和输入阻抗并联,非串联。这样很容易得出最终的输入阻抗是小的那个了。

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10#
 楼主| 发表于 2012-7-12 09:50 | 只看该作者
明白了,谢谢!

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11#
发表于 2013-9-9 11:54 | 只看该作者

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12#
发表于 2014-1-3 10:43 | 只看该作者
因为多个Port看到终端电阻式并联模式,分压比较大,所以最终电压只有200mv,用IBIS模型就正常了。
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