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[Cadence Sigrity] SI仿真最后一步,关于VIA的。

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1#
发表于 2012-6-19 15:40 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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就是如图片所示的警告,未发现VIA的MODel,但是图2我已经设置有了MODEL,为什么会发生图1的警告。
8 a% d  A4 G# F. H) d+ b
9 a, ~0 P% \/ T- @% |4 @, U4 i# ~; X+ H  V: x$ A  H

1.jpg (248.97 KB, 下载次数: 4)

1.jpg

3.jpg (88.34 KB, 下载次数: 2)

3.jpg

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2#
 楼主| 发表于 2012-6-20 10:55 | 只看该作者
为什么都没人回答了,在仿真前是有VIA找不到库的选项,都不知道怎么下去了

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3#
 楼主| 发表于 2012-6-20 11:59 | 只看该作者
额 自己解决了

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4#
发表于 2012-7-19 15:27 | 只看该作者
hero57901122 发表于 2012-6-20 11:59 + F7 g  \, T$ _, d
额 自己解决了
% R( g/ W# {$ [8 B& Y' A! P& M
楼主是怎么解决的?自己另外建VIA的模型了吗?
' V4 o) P& C. b: NVIA model里面设置detail closed from,可以自动生成VIA的模型,不知打楼主是用哪种方法?9 s. H! ~2 D+ ?) ^9 @, i
自己在SIgxplorer里面建VIA模型怎么没有设置R C的?

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5#
 楼主| 发表于 2012-7-20 16:45 | 只看该作者
jianhong0425 发表于 2012-7-19 15:27 * [' `  W: A. J1 }  t& C6 B
楼主是怎么解决的?自己另外建VIA的模型了吗?# S  y% T$ a9 |/ C! y
VIA model里面设置detail closed from,可以自动生成VIA的 ...

. y3 M. F. ~, G. P; D# E' @1 H你说的是什么意思

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6#
发表于 2012-12-9 15:30 | 只看该作者
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