DDR4时钟波形问题

七彩雨 · 发表于 2023-10-13 16:46

您需要登录才可以下载或查看，没有帐号？注册

x

DDR4仿真，共4片DDR4，时钟在第四片尾端端接，第三片DDR的时钟波形有点奇怪，如下图所示，请教大家是什么原因呢?

七彩雨 · 发表于 2023-10-18 16:09

本帖最后由七彩雨于 2023-10-18 16:21 编辑

aarom 发表于 2023-10-17 22:37; d( \) D. s6 G
1.不是用說的.沒圖沒真相.
& C% K- n2 X0 @# D) |+ F' F, m2.再來看你模擬是怎設的順序........

时钟信号线依次经过四片DRR4，在第四片端接，仿真波形依次如下，第三片波形奇怪

aarom · 发表于 2023-10-19 00:18

提示: 作者被禁止或删除内容自动屏蔽

七彩雨 · 发表于 2023-10-19 14:13

七彩雨发表于 2023-10-19 09:47
% {; I8 p7 v2 l! E做等长了，分段等长，A0-A16里包含有clk

将端接电阻移到第三片旁，第三片仿真波形如下，感觉波形稍微正常一点了

七彩雨 · 发表于 2023-10-13 16:59

本帖最后由七彩雨于 2023-10-13 17:01 编辑

C:\Users\admin\Desktop

Dc2023082110h · 发表于 2023-10-14 09:48

好好学习，天天向上~~

ldd2023 · 发表于 2023-10-16 10:27

前面两片呢？

七彩雨 · 发表于 2023-10-16 10:33

ldd2023 发表于 2023-10-16 10:27
2 K3 d* ~1 V8 w+ b# s前面两片呢？

前面2片，最后一片都正常

aarom · 发表于 2023-10-16 17:57

提示: 作者被禁止或删除内容自动屏蔽

七彩雨 · 发表于 2023-10-17 11:00

aarom 发表于 2023-10-16 17:57
+ q1 K& f1 R3 |' N# ?終端電阻位置正確嗎??

信号线尾端端接

6940 · 发表于 2023-10-17 13:17

电阻造成的

七彩雨 · 发表于 2023-10-17 14:51

6940 发表于 2023-10-17 13:17 O$ P: Q- o, z1 @% \3 x! r7 G
电阻造成的

能具体说说吗？

aarom · 发表于 2023-10-17 22:37

提示: 作者被禁止或删除内容自动屏蔽

七彩雨 · 发表于 2023-10-19 09:47

本帖最后由七彩雨于 2023-10-19 09:48 编辑

aarom 发表于 2023-10-19 00:18
& m9 t4 ]$ y4 F! Z6 Z剛好被eda365 logo 檔到了./ u, i0 e5 M, C! S

# U& D1 S9 m3 K( p9 F只看到沒拉等長.

做等长了，分段等长，A0-A16里包含有clk

七彩雨 · 发表于 2023-10-19 14:19

端接电阻的位置要改吗？

帐号		自动登录	找回密码
密码			注册

[仿真讨论] DDR4时钟波形问题