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[ADS仿真] DDR4标准中的关于slew rate的疑惑

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 楼主| 发表于 2023-10-9 10:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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DDR4标准中的关于slew rate的问题,请问这个slew rate会影响什么?建立时间和保持时间?那如果是仿真发现不满足要求,一般怎么通过PCB上调整去优化这个吗?6 ~: j$ T) ^" ?( K# O% }0 {( H* v
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    发表于 2023-10-9 16:38 | 只看该作者
    影响建立时间和保持时间裕量

    该用户从未签到

    3#
     楼主| 发表于 2023-10-9 18:36 | 只看该作者
    dzkcool 发表于 2023-10-09 16:38:12
    " L( _( t8 r: N4 E! A影响建立时间和保持时间裕量

    $ X: j. }4 E( f2 P( }3 _9 L. S6 d% c6 B; B/ w; z6 E( \: v
    杜老师请问如果slew rate不满足要求,一般通过什么方法去调整呢?调节ODT吗?
    ; r( ~! l+ H" N" W

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