DDR Flash 布线处理

静音

大家好，请教一下，DDR flash里面的DQS线必须包地处理吗？
6 W5 ]2 W. x+ \: q空间实在有限，请大家支招。。

wwddss_1976

0 T! V% Q- m) q8 F不需要，不知道你用几层板，最好地址和数据分组分层布线，并加大各分组间间距就行,参考 DDR2_Layout指导手册.pdf (782.95 KB, 下载次数: 194)

2012-6-4 21:22 上传

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eeicciee

wwddss_1976 发表于 2012-6-4 21:12
, }1 f* W4 c2 C+ |  d( [# C$ ^( o5 Z% G不需要，不知道你用几层板，最好地址和数据分组分层布线，并加大各分组间间距就行,参考

5 N9 b4 ~/ d/ E9 O# o9 f好东西呀

静音

wwddss_1976 发表于 2012-6-4 21:12
不需要，不知道你用几层板，最好地址和数据分组分层布线，并加大各分组间间距就行,参考

+ b/ }/ h0 m) s- H; ^6 c2 ?1 mDDR Flash 8位的，只有8根IO，其他就是控制线啊。
我用的是四层板。

lilinyf

应该用到不止一颗，至少两颗吧，然后才有分组的概念。

rx_78gp02a

多层板不用包地，双面板因为参考层很远所以使用包地进行阻抗控制

静音

rx_78gp02a 发表于 2012-6-5 09:52
( H2 `$ f7 x8 K2 o3 y1 }多层板不用包地，双面板因为参考层很远所以使用包地进行阻抗控制

DDR FLASH的DQS线要进行阻抗控制？是50ohm吗？
另外我的IO，做到间距5mil，有没有问题呢？
& b' z; U, A- u$ v谢谢

静音

lilinyf 发表于 2012-6-5 09:04
7 p) w- P3 V) q1 \应该用到不止一颗，至少两颗吧，然后才有分组的概念。

恩，我走的星性拓扑，打孔，分别连接到了两片Falsh。

wwddss_1976

Flash可以，DDR2最好是用菊花链或是飞线拓扑结构

wwddss_1976

静音 发表于 2012-6-5 15:39
DDR FLASH的DQS线要进行阻抗控制？是50ohm吗？
另外我的IO，做到间距5mil，有没有问题呢？
谢谢

7 v2 [" @0 l6 ^0 G0 M/ }; D" JFLASH好像没有阻抗要求，DDR2是50ohm；间距5mil一般是没有什么问题的，不过铜厚好像只有0.5OZ，咨询你的PCB制作技术人员。

xiaoxiaoya

看看