DDR2_JESD79-2F 关于DQ输入建立时间/保持时间的疑惑？

mengzhuhao

DDR2_JESD79-2F 关于DQ输入建立时间/保持时间的疑惑？
3 _$ d% o: O9 U- `& F- @( x
P89页内容：
9 w1 A" a. ]7 _0 ~( @4 B以SSR2-400为例

DQ and DM input setup time (differential strobe) tDS(base)=150ps
0 D8 `0 S$ P2 f. MDQ and DM input hold time (differential strobe) tDH(base)=275ps
) t5 q+ A+ R$ l9 [" h* R) `! ]
# U, [$ W2 w; s0 N' Z
DQ and DM input setup time (single-ended strobe) tDS1(base)=25ps
DQ and DM input hold time (single-ended strobe)  tDH1(base)=25ps
* B( u* b. a$ ~0 _
从给出的数据上有一些疑惑：
为何differential strobe状态下的建立/保持最小时间比single-ended strobe状态下的建立/保持最小时间要大呢？

# q7 a  q8 T" ]6 n7 Z从理论上应该怎么理解这个规范的差异？

是使用了differential strobe要牺牲建立时间的富裕度么？

onenavigator

mengzhuhao 发表于 2012-5-31 14:41
有个地方我想是不是我理解错误了

5 ^, @5 z6 F8 g. o! C3 q- M7 UDDR2 400/533单端DQS

不知道版主这个问题有答案了吗？按照规范，DQS slew rate=4 V/ns是不是差分模式下要求的最大速率转换值？单端模式下DQS slew rate=2 V/ns为最大速率转换值？

mengzhuhao

; f" ~, J) b* T; O" b5 R4 X
8 r' M) h. L9 P7 J/ i下面的理解是否正确呢

P94页“Timings are specified with DQs, DM, and DQS’s (DQS/RDQS in single ended mode) input slew rate of 1.0V/ns”
8 g. i  j# Z& W' h7 w$ }" r当单端strobe时的slew rate=1 V/ns，查P96页表可以看到ΔtDS1与ΔtDH1的修正值为0
" L( m6 |! {8 v% S2 V% P
跟差分strobe时的slew rate=2 V/ns，查表Table 44 修正值也为0
- L" \4 Q. T% q' ]. n
按照这个思路：
9 H9 E" v( U# F: G9 \' C! V7 b
. j& m4 e% e6 d. _* V4 L6 o/ r对照P98页：单端strobe的tDS=(0.125V+0.25V)/1 V/ns=375ps

单端strobe的总建立时间tDS1=tDS1(base)+375ps=400ps？
8 A! ]5 Y* a- x9 G

mengzhuhao

001__力科DDR2测试解决方案-Ethan》（百度文库）
4 _0 U" o( U. S; s" F8 `" ]5 W时序测试这部分中有段这文字，摘录如下：

“时序测试部分主要对DDR2数据、时钟及控制线上各种时序进行测量，包括数据输入建立/保持时间、数据输出保持时间、数据读/写时DQS前导/后续时间、时钟半周期宽度、DQS输入高/低脉冲宽度等等二十余项参数。其中，在对数据输入建立/保持时间（tDS、tDH）进行测量时，JEDEC标准规定需要根据写数据时的DQ及DQS信号斜率对测得的建立保持时间进行修正。下表为JEDEC标准中对应DDR2 667/800的输入建立/保持时间修正参数表。例如，写操作时当DQ测得的斜率为1.5V/ns，DQS斜率为3.0V/ns时，测得的DQ – DQS建立/保持时间需要加上67ps的修正值之后方能与标准中规定的最小建立/保持时间相比较。”

按照这个思路：

) p: H9 K& ^1 a标准里面规范DDR2 667/800时候的tDS(base)=100ps；tDH(base)=175ps
$ B' t5 Z- [  E) u3 \+ f/ Q! ], ^对应DQ斜率为1.5V/ns，DQS斜率为3.0V/ns时的修正值分别为67ps与21ps
( `' p& P! ?# U这时tDS=tDS(base)+67ps=100ps+67ps=167ps；tDH(base)=tDH(base)+21ps=175ps+21ps=196ps

那么是不是就有：
测试到的建立时间+67ps>167ps时才能算符合标准
  G6 c8 D) @" L! F% b/ F测试到的保持时间+21ps>196ps时才算符合标准

0 e; D% [! ]2 Q-------------------------------------------------------------------
上面是差分的例子，现在在回到DDR2 400/533单端DQS下的情况，再重新梳理一下思路

（1）规范P89页内容中tDS(base)=tDH(base)=25ps
（2）规范P74页内容中“Specific Note 6 Timings are specified with DQs, DM, and DQS’s (DQS/RDQS in single

7 A/ q. ?6 N$ |  _# n: x8 ~8 sended mode) input slew rate of 1.0V/ns”是否就可以理解为不管是差分DQS还是单端DQS，被测的DQ的slew
0 ^" I. |; H0 d  B* ]
6 ^! B0 B, K+ [rate=1.0V/ns
（3）按照规范P95页内容“Specific Note 7 Timings are specified with CK/CK differential slew rate of 2.0
5 }, q2 E. R: G, @3 D6 m( Y+ B& w
V/ns. Timings are guaranteed for DQS signals with a differential slew rate of 2.0 V/ns in differential
/ Q' A3 j9 ~: `" p- c
strobe mode and a slew rate of 1 V/ns in single ended mode. See Specific Notes on derating for other slew

9 j4 j+ F4 x# G+ rrate values.”
- c. g& k. p2 [. Q" q+ f此时的DQS slew rate=1 V/ns
2 F2 _1 w. [  v; P8 \" k（4）这样DQ slew rate=1.0V/ns；DQS slew rate=1 V/ns，查P96页Table 46可以看到修正值均为0
（5）从P98图示的DQ与DQS之间下降沿tDS是VIL(ac) max至VIH(dc) min之间的这段时间
+ |0 t- }/ J0 w7 z查P74页Table 20 — Input DC logic level与Table 21 — Input AC logic level
* r: w; H/ ^9 F! j; P! }
VIH(dc)min=VREF + 0.125V
VIL(dc)max=VREF - 0.125V
' q9 Q/ W  D6 l8 N3 MVIH (ac)min=VREF + 0.250V (DDR2 400/533)
VIL (ac)max=VREF - 0.250V (DDR2 400/533)
  x: q' F) c! ^! t3 z2 C
, }  Q- ]  g0 I& @
ΔTF=(VREF(dc) - VIL (ac)max)/(1 V/ns)=0.250V/(1 V/ns)=250ps
tDS=(VIH(dc)min-VIL (ac)max)/(1 V/ns)=(0.125V+0.25V)/(1 V/ns)=375ps

. m/ ^9 \0 ?4 @8 u+ X' q按这个时序图里面算出的时间比查表算出的25ps大

" m# ?9 I/ u$ L“注意到上面的两种不同DQS形式的差异：对于单端，即使在补偿后，仍然还是"base",也就是说，单端信号仍然是建立时
3 f# _; M5 Y5 M6 ]9 S! J$ M5 I  G# Y
/ |& I% r* `5 e! g间是参考dc，保持时间参考ac参考page97的table85，page98的table86.这个时候，我们需要加上DQ的边沿时间，将其换
! w5 U1 y0 T) j' `) Z
算到Vref的电压点。”
' [" ?9 S4 }9 H5 q! x% C
其中“page97的table85，page98的table86”我在JESD79-2F没找到，是不是笔误？
% G. [7 x3 ?5 H3 B2 L# n" d0 D4 i' K另外“我们需要加上DQ的边沿时间，将其换算到Vref的电压点。”这是加上了ΔTF或者ΔTR？

! i& x* v+ r8 {0 a  q* z3 S$ C所以这块在理解上还是有一些困惑在里面
+ z" V5 d; v$ F
7 c4 w  @( E8 L1 B* I因为在差分的时候也同样存在ΔTF或者ΔTR

mengzhuhao

P97里面规定的差分DQS下的tDS是不是等于P89页(base)=150ps？
* X* _- j7 y$ p( ^5 L6 ~) R7 T9 a因为从时序看，这段时间是一段稳定电平时间加一段转换速率的时间
! O2 p; C# h* Q
P75页规定测试的Differential input AC logic level Vid（min）=0.5V
换算到P97页所示时序中的话，可算出其中一半的时间，就是
* O# f9 E- r$ V& k) h/ g(0.5V/2)/(2V/ns)=125ps，那么稳定电平的时间段是不是就是150ps-125ps=25ps了？
2 q. e+ T- h5 S: x: I1 `1 N
如果单端算出的时间要归一化到差分模式的话
是不是就是
9 f, |# L, o( ttDS=(VIH(dc)min-VIL (ac)max)/(2V/ns)=(0.125V+0.25V)/(2V/ns)=187.5ps？
1 M* @0 v; p* R: S) f: `% m

mengzhuhao

是不是这样理解的呢：
) e" g8 g1 N, }0 T
“例如，写操作时当DQ测得的斜率为1.5V/ns，DQS斜率为3.0V/ns时，测得的DQ – DQS建立/保持时间需要加上67ps的修正值之后方能与标准中规定的最小建立/保持时间相比较。”

那么是不是这样的呢：
4 v- X3 g! t$ F: K5 D2 x2 z; d测试到的建立时间+67ps>tDS(base)=100ps 时才能算符合标准
测试到的保持时间+21ps>tDH(base)=175ps 时才算符合标准

qiangqssong

学习下！！

mengzhuhao

有个地方我想是不是我理解错误了
0 p2 t( S+ n9 O; c. \. l
/ Y; m! R# U  S2 s. nDDR2 400/533单端DQS
（1）规范P89页内容中tDS(base)=tDH(base)=25ps
2 e9 F* p/ h' X（2）按照规范DQ slew rate=1.0V/ns；DQS slew rate=1 V/ns，查P96页Table 46可以看到修正值均为0
* {. Y- g: _6 E* r/ K8 z7 p& {（3）tDS=tDS(base)+ΔtDS=25ps+0=25ps
（4）归一化到差分模式需要增加的时间：(VIH(dc)min-VREF)/(1 V/ns)=0.125V/(1 V/ns)=125ps，这样tDS(归一化)=tDS+125ps=150ps
1 v: g) J" s$ b3 ?（5）查规范可以知道差分模式下tDS(base)=150ps，按规范DQ slew rate=1.0V/ns；DQS slew rate=2 V/ns，查到的修正值为0
5 I! A! a  ?) b! X, A（6）所以按照规范的话，单端归一化于差分的建立时间是一样的
. b6 q! h1 O" M' ~( U! C
; g/ s/ ^) J# G9 `（7）同理，对于保持时间tDH=tDH(base)+ΔtDH=25ps+0ps=25ps
（8）归一化到差分模式需要增加的时间：(VREF-VIL (ac)max)/(1 V/ns)=0.25v/(1 V/ns)=250ps，这样tDH(归一化)=tDH+250ps=275ps
; z% G2 c: Z/ D& _# f（9）同样跟差分模式下的tDH(base)=275ps是一样的


1 l; y( H, P) Q（10）在DQ slew rate=1.0V/ns的条件下，DQS slew rate=1.5 V/ns或DQS slew rate=2 V/ns时，差分修正值均为0，单端还得加上修正值，这时的单端的建立时间与保持时间均大于单端
' h; b. S$ n4 w+ A- q* ^+ c
! E  {# ^2 r4 l0 h2 F  N6 M  B& c(11)按照规范，DQS slew rate=4 V/ns是不是差分模式下要求的最大速率转换值？单端模式下DQS slew rate=2 V/ns为最大速率转换值？


, V6 A, z7 M9 q8 [* x/ R1 b(12)如果上面理解正确的话，是不是差分实际测量的建立时间与保持时间，直接与tDS=tDS(base)+ΔtDS、tDH=tDH(base)+ΔtDH比；
, t' t4 J8 }; e  e3 y单端模式测量的建立时间与保持时间，要与tDS(归一化)、tDH(归一化)比即可？