imx6ull DDR3 的DQS信号为什么要并联电容呢？

6688hyc

如图，主芯片是IMX6ULL 外界的DDR3L，为啥在DQS信号上会并联2.2pF电容呢？
+ Y4 V* @+ n! ~+ c另外DDR3L的CLK信号上为什么要并联470欧姆的电阻呢？
  o# |, ]- o( _- Y请大佬赐教。感谢
- V1 W$ t2 v' Z! g

zjsxuw

按器件手册提供的电路图接就可以

hepj

用来去除差模干扰，一般放在信号发射端。

6688hyc

hepj 发表于 2023-6-26 08:51
$ K+ ?, Y, Z/ h$ P4 P用来去除差模干扰，一般放在信号发射端。

% }+ j" W, M1 D1 a9 \) w+ {* E7 @感谢回复。为什么要去除差模干扰呢？我看很多板子的DDR上都不带这个的呀

cangcang2

可以关联看下我论坛里的另外一片帖子https://www.eda365.com/forum.php?mod=viewthread&tid=68075&page=1#pid1437868

killer00

cangcang2 发表于 2023-6-27 14:14
可以关联看下我论坛里的另外一片帖子https://www.eda365.com/forum.php?mod=viewthread&tid=68075&page=1#p ...

  |+ z5 r* L3 i7 L0 V:victory::victory::victory::victory::victory:
! ?6 e' g9 \4 ?4 X6 `* c; j# z2 g

6940

一般DDR前端和后端放电容都是去掉差模干扰，消除尖峰

6688hyc

6940 发表于 2023-6-30 09:08
一般DDR前端和后端放电容都是去掉差模干扰，消除尖峰

& s. W* Y" n1 H' m9 a8 |为什么有的放，有的不放呢？
9 ~' u8 A" S  C+ ~9 Q4 l- f% _

6940

6688hyc 发表于 2023-7-1 12:10
( {: W, K" G5 w# L9 @2 a为什么有的放，有的不放呢？

9 s6 C% Z# y9 J因为设计需求不同，所以有些有，有些没有。

6688hyc

6940 发表于 2023-7-4 08:48
因为设计需求不同，所以有些有，有些没有。

& ~" z7 n3 X; G3 c设计需求 有什么不同呢？
( O! r+ I) s( t

发多少54

有什么不同呢？8 ?7 Y6 \0 C5 F( d: