imx6ull DDR3 的DQS信号为什么要并联电容呢？

6688hyc · 发表于 2023-6-25 13:45

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如图，主芯片是IMX6ULL 外界的DDR3L，为啥在DQS信号上会并联2.2pF电容呢？
另外DDR3L的CLK信号上为什么要并联470欧姆的电阻呢？
请大佬赐教。感谢

zjsxuw · 发表于 2023-6-25 18:28

按器件手册提供的电路图接就可以

hepj · 发表于 2023-6-26 08:51

用来去除差模干扰，一般放在信号发射端。

6688hyc · 发表于 2023-6-27 13:40

hepj 发表于 2023-6-26 08:51
6 Y4 q, J2 i1 g5 b' M" }用来去除差模干扰，一般放在信号发射端。

感谢回复。为什么要去除差模干扰呢？我看很多板子的DDR上都不带这个的呀

cangcang2 · 发表于 2023-6-27 14:14

可以关联看下我论坛里的另外一片帖子https://www.eda365.com/forum.php?mod=viewthread&tid=68075&page=1#pid1437868

killer00 · 发表于 2023-6-30 08:24

cangcang2 发表于 2023-6-27 14:14, `7 G- p U$ c
可以关联看下我论坛里的另外一片帖子https://www.eda365.com/forum.php?mod=viewthread&tid=68075&page=1#p ...

:victory::victory::victory::victory::victory:

6940 · 发表于 2023-6-30 09:08

一般DDR前端和后端放电容都是去掉差模干扰，消除尖峰

6688hyc · 发表于 2023-7-1 12:10

6940 发表于 2023-6-30 09:08
_. J5 O' L6 }- K5 S: C7 g% u% |一般DDR前端和后端放电容都是去掉差模干扰，消除尖峰

为什么有的放，有的不放呢？

6940 · 发表于 2023-7-4 08:48

6688hyc 发表于 2023-7-1 12:10
. B3 R# \# z0 c( _" Y2 e; M2 Q为什么有的放，有的不放呢？

因为设计需求不同，所以有些有，有些没有。

6688hyc · 发表于 2023-7-11 13:20

6940 发表于 2023-7-4 08:48
+ y+ D ~+ }, P因为设计需求不同，所以有些有，有些没有。

设计需求有什么不同呢？

发多少54 · 发表于 2023-7-11 13:38

有什么不同呢？8 ?7 Y6 \0 C5 F( d:

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