TA的每日心情 | 开心
2023-5-15 15:25 |
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签到天数: 1 天 [LV.1]初来乍到
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布局要求! U) `/ P8 P, O3 t0 r7 z
（1）地址线布局需使⽤Fly-by的拓扑结构，不可使⽤T型，拓扑到管脚的长度尽量短，长度在150l左右
+ O3 [5 ?* M% a7 w2 n* y& {（2）VTT上拉放置在相应⽹络的末端，即靠近最后⼀个DDR4颗粒的位置放置；注意VTT上拉电阻到DDR4颗粒的⾛线越短越好，⾛线长度⼩于500mil；每个VTT上拉电阻对应放置⼀个VTT的滤波（最多两个电阻共⽤⼀个电容）: v, H2 E9 J* H' |
（3）端和DDR4颗粒端，每个引脚对应⼀个滤波电容，滤波电容尽可能靠近引脚放置。线短⽽粗，回路尽量短；CPU和颗粒周边均匀摆放⼀些储能电容，DDR4颗粒每⽚⾄少有⼀个储能电容。$ ]+ @4 @( V+ e' E1 g% e' r
阻抗控制
+ L' ~" c4 H8 @" f# }2 l（1）单端线：50ohm& X- g' e7 m% H) h
（2）差分线：100ohm
! M* `. I( @4 n) p9 O; W带状线和平⾯. P6 F% _/ Y# X( d' {' B7 O! B
（1）除了从焊盘到过孔之间的短线外，所有的⾛线都必须⾛带状线，即⾛线
( ]8 y& X- A( W7 Z2 ~（2）所有的内层⾛线都要求夹在两个参考平⾯之间，即相邻层不要有信号层，这样可以避免串扰和跨分割⾛线，⾛线到平⾯的边缘必须保持4mil以上的间距；8 M. H, Y- I: X% e
（3）数据线参考平⾯优先两边都是GND，接受⼀边地，⼀边⾃⾝电源，但是到GND平⾯的距离要⽐到电源平⾯的距离要近；对于地址线，控制信号，CLK来说，参考⾯⾸选GND和VDD，也可以选GND和GND。6 T- c3 E9 w7 L4 N) U8 B
容性负载补偿5 |, f+ m; Q* w8 t
flyby拓扑要求stub⾛线很短，当stub⾛线相对于信号边沿变化率很短时，stub⽀线和负载呈容性。负载引⼊的电容，实际被分摊到了⾛线上，所以造成⾛线的单位电容增加，从⽽降低了⾛线的有效阻抗。所以在设计中，我们应该将负载部分的⾛线设计为较⾼阻抗，最直接有效的⽅式就是减⼩⽀线线宽。经过负载电容的平均后，负载部分的⾛线才会和主线阻抗保持⼀致，从⽽达到阻抗连续，降低反射的效果。7 r' }8 S* d1 `+ [" J) r
PCB叠层设计) n6 ~2 p- ^. ]. D* \% d+ h( e
（1）所有的DQ线必须同组同层。
) _& E ]' o S3 j/ E8 _/ g; i（2）地址线是否同层不做要求。: c ^" Y+ x+ P2 d, Z0 Q
（3）为了减少过孔产⽣的Stub，强烈建议在同⼀层中优先布DQ， DQS，CLK等信号。如果所有的BGA都在top层，data线尽量的靠近bottom层⾛，⽽地址，控制线则可以靠近top层⾛；当BGA在top层时，越靠近bottom层，过孔产⽣的stub越短，信号质量越好。: Z e! c+ B0 m. J% }& j) b) y! y
⾛线线宽和线间距
5 a- _7 k7 `2 m; h. ?! D8 ^* q( p（1）线宽和线间距必须满⾜阻抗控制，即单端线50ohm，差分线100ohm。ZQ属于模拟信号，布线尽可能短，并且阻抗越低越好，所以尽可能的把线⾛宽⼀点，建议3倍50ohm阻抗控制的线宽；
( M$ k: ?7 {7 D; a. V（2）DQ和DBI数据线，组内要求满⾜3W间距，与其他组外信号之间保持⾄少4W；
8 G4 N u; X' N" c! E7 Q（3）DQS和CLK距离其他信号间距做到5W以上；
9 M1 p3 z' D) ^+ J: K1 |（4）在过孔⽐较密集的BGA区域，同组内的数据线，地址线的间距可以缩⼩到2W，但是要求这样的⾛线尽可能的短，并且尽可能的⾛直线；% t5 C. O6 n. f$ m
（5）如果空间允许，所有的信号线⾛线之间的间距尽可能的保证均匀美观；/ @* E/ q2 p8 x2 M' Z2 e
（6）内存信号与其他⾮内存信号之间应该保证4倍的介质层⾼的距离。. G* z( X4 D% m/ j- ^- i
等长要求
# N+ \$ v7 F! c% h* {) w8 f2 t* \（1）数据⾛线尽量短，不要超过2000mil，分组做等长，组内等长参考DQS误差范围控制在+/-5mil；
+ G b1 `! g1 `5 B7 e9 c* ^' Z（2）地址线、控制线、线作为⼀组等长，组内等长参考CLK误差范围控制在+/-10mil；5 `- S q: p, d* e; J$ t9 r
（3）DQS、时钟差分线对内误差范围控制在+/-2mil；4 }" f$ `" t0 D, ]: G: a2 S
（4）RESET和ALERT不需要做等长控制* W$ |. G- P: U9 u) R, Y
（5）信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导⼊软件中；; }5 O- G+ Q, t5 r# _
（6）因有些IC内核设计⽐较特别，按新品设计指导书或说明按参考板做，特别是，的芯⽚，请特别留意芯⽚⼿册要求；9 U0 I# V4 s: p
电源处理
$ V9 l N9 l; o- H3 L（1）VDD（1.2V）电源是DDR3的核⼼电源，其引脚分布⽐较散，且相对会⽐较⼤，需要在电源平⾯分配⼀个区域给VDD（1.2V）；VDD的容差要求是5%，详细在JEDEC⾥有叙述。通过电源层的平⾯电容和专⽤的⼀定数量的去耦电容，可以做到电源完整性。0 D+ X5 k0 M" r/ O; W6 Q3 T
（2）VTT（0.6V）电源，它不仅有严格的容差性，⽽且还有很⼤的瞬间电流；可以通过增加去耦电容来实现它的⽬标阻抗；由于VTT是集中在上拉电阻处，不是很分散，且对电流有⼀定的要求，在处理VTT电源时，⼀般是在元件⾯同层通过铺铜直接连接，铜⽪要有⼀定宽度（120mil）。
* i. g; R1 ~# A; q3 A+ Z+ s（3）VREF（0.6V）VREF要求更加严格的容差性，但是它承载的电流⽐较⼩。它不需要⾮常宽的⾛线，且通过⼀两个去耦电容就可以达到⽬标阻抗的要求。因其相对⽐较独⽴，电流也不⼤，布线处理时建议⽤与器件同层的铜⽪或⾛线直接连接，⽆须再电源平⾯层为其分配电源。注意铺铜或⾛线时，要先经过电容再接到芯⽚的电源引脚，不要从分压电阻那⾥直接接到芯⽚的电源引脚。 |
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发表于 2023-6-20 13:46
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