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[ADS仿真] 去耦半径:die-pack-pcb不同层级用什么量级电容来去耦

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1#
发表于 2023-6-8 17:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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去耦半径:包含die-pack-pcb不同层级用什么量级电容来去耦,怎么选择,选择依据是啥?
( Q# ?6 L8 A$ f  l2 @. _4 c4 w

该用户从未签到

2#
发表于 2023-6-8 18:51 | 只看该作者
一、容量不同:* a- H0 X4 ~  m' _6 O% I- ]8 v
5 d7 _$ B3 l  F
1、小电容容量小到可以达到几P。
" J* F; I8 o% o4 d' z
% E. p5 U8 B. \( P9 x/ J: c: ~2、大电容容量大到可以达到1万μf。
) O5 |+ R4 M8 [4 f& i, j: l9 s# j9 X
* l$ U: x( W. \6 O* I% c* N! n: x* W二、用途不同:
% H4 O% d# ]) X- `* l; `0 L3 D9 B3 ~  `- S& k5 _' ]+ \
1、大容量的电容可以做电源滤波电容。  a2 p- J$ P' v  T; l3 d6 Q$ c
( e) Z3 ^5 E; W- S; a
2、小容量的电容可以做高频谐振电容。
3 y0 P  B$ g7 F
- C" ?5 ]; m. D9 t6 `0 M: l0 D8 V2 v: T
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    [LV.3]偶尔看看II

    3#
    发表于 2023-6-9 14:28 | 只看该作者
    die的就不用选了芯片晶体管设计的事,基板和PCB上的可以通过仿真优化电容参数得出符合要求的曲线。

    该用户从未签到

    4#
    发表于 2023-6-9 15:30 | 只看该作者
    die上是门电路的栅极电容,这个和芯片的面积有关系,pf-nf级别;pkg不增加poser的情况下,封装本身的寄生电容很小,设计封装的要点是减小L,根据增加poser的尺寸,封装电容可以到uf;pcb上就是体电容,中频电容等,从几百uf到pf不等,主要选择的依据是芯片要求的纹波,一切都是为了die,满足die的纹波要求
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