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科通 2012 Xilinx&Cadence 研讨会

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发表于 2012-3-28 10:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 tank986 于 2012-3-31 12:03 编辑 % W/ @& j+ h4 V: V
5 O7 T: h! s# f# ~! S5 O
科通 2012 Xilinx&cadence 研讨会
. p/ b& F! W4 W* S! C0 \" y! [2 A* o5 \0 f3 x: c7 @# C
Cadence and Xilinx - Helping You with System Realization: E0 p0 _5 d0 g% _* U- b5 v

1 N/ x! J+ X) G( W ) [% L+ ]# I: e# f
加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计,并帮组您实现成本节约。
1 M- t, s2 O6 _; L" S- t7 Y! u3 z! `) F) V( \( _; P
随着集成化程度的提高,印制板设计中FPGA引脚数量越来越多,设计难度越来越大,同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间。Cadence FPGA设计平台正是为了应对如此挑战。
/ N7 @# f4 U& c8 `6 C+ d( k! n
5 ~& i" r% k) f. J& }FPGA设计者,硬件设计师以及PCB设计人员致力于整个系统FPGA的pin脚分配上达成一致。在这次研讨会中,你将会了解FSP和allegro结合xilinx平台在短时间内正确无误的完成设计,这样既可以节省更多设计时间又可减少PCB设计层数。
$ W, z+ ]+ z- R) P8 n& F4 o0 l3 V5 m& Z4 G1 ^$ l

6 O2 d, Q2 {4 f0 y  f- _( d" y4 j1 Q: p& E* o$ t2 g
您将有什么收获:
4 [3 ~1 L9 Z# V/ p1.  运用Allegro FPGA System Planner来完善FPGA的pin脚分配从而优化整个系统的协调性。
( o: ~' k9 S+ M" S5 S2.  运用Allegro FPGA System Planner产生其他信号在PCB板子走线逻辑关系以及FPGA logic/timing-aware的pin脚分配。
' q' K$ W7 `/ X) h$ y6 `: Q3.  在不影响IP逻辑关系或时序要求的情况下,运用PlanAhead和IP library对pin脚进行优化。# O3 t5 x4 d% O$ B
4.  从Allegro FPGA System Planner的设计中产生所需要的PCB文件。
) P- p4 h- D5 _) M, ^" B5.  PCB Layout工程师在PCB中根据需要调整并运用FSP优化FPGA pin分配
7 j/ v/ t1 K6 D( A) O, U% b
6 R( |4 W. b6 j8 k) W4 w  m  [- G+ q8 }' s% K' l& ~
参加对象:
2 q, F; k6 x0 G1 `$ A5 x  e* J§  FPGA设计人员& I( z5 n' B% `  ^% P( Y
§  硬件设计人员
* [+ X1 u( S0 S+ U§  硬件设计经理
; l* s3 P0 ]7 G- q§  PCB layout 工程师9 e+ P9 v* |. i* Z# x0 w  B

) ]. V! }0 Z7 @4 a8 \7 c* z
2 n) W2 g9 O* X$ u. L- {4 u8 p涉及到的运用软件:. F9 y& O: h) c) i2 n7 F8 h
§  PlanAhead
3 d, L& _1 O/ @§  Allegro FPGA System Planner
1 m( m. h9 n% ^. p§  Allegro Design Entry HDL
% |5 R7 u/ s3 ]" S2 |; Y) w§  Allegro PCB Design HDL4 q/ @# s8 d. j2 h! H. f. k
§  orcad Capture CIS
% K/ a$ I& k: v' E' b. l. J7 y3 _4 i# z3 n
深圳,4月17日(9:30-16:30)
& N4 {: q9 u  i" w$ Z( }5 ?地址:深圳市福田区福中三路1006号诺德中心4楼H 第一培训室' O8 ?0 E6 O! V
北京,  4月24日(9:30-16:30)) L' S/ ^9 q+ Y, e
地址:北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元
1 M5 E$ C- I$ x" _0 h0 }2 R; a1 _* l2 p- `5 \" J/ s
" h3 v! W$ F0 b% Q

  H7 Y% Q7 G) j% {. P5 LTime
3 w. }& d, k1 d3 F6 L Item
6 s& C  _$ a4 q7 U+ g& L ! F3 l/ W6 h9 t
9:30-9:45: E, v8 K. p4 z% t- s
公司介绍及会议议程9 a. F# W' Y2 j/ j! A+ c4 A
% c$ Y3 s* Y5 T5 A5 ]1 _0 Y
9:45-10:451 n  A7 Q+ }( `
Xilinx设计技术讲座7 C- {" [( z# @. `- Q8 v( Q! {
/ ?) g; X9 O* D# W
10:45-11:00$ V( }4 d. r# G! b
休息
' i% |/ @5 w* t9 o- P6 L5 H , _' a' Q/ i$ d) l
11:00-12:00
( j& E0 y5 L& ]) \ Allegro PCB 工具New Feature讲座( V0 U% B1 M( v8 `3 w# o; p' ?
! M1 H, J* C3 o+ M# G9 {/ t5 b7 T
12:00-13:30# {0 _  ?) f6 _* R" j# n
Lunch8 n. P$ B( t3 z- V+ O

# i# N. R7 K$ z! o1 M& |( F13:30-14:45( P' {9 P5 ~; ^0 B9 F7 Y1 z0 [
FPGA System Planner介绍讲座及演示* x: Y" n% Q/ P2 @2 N# j

  J9 B+ z. d( V, p$ E7 l14:45-15:00
0 d' W# A8 V/ o8 | 休息
6 L$ \! D& n; u) k8 \, U# S
  y1 g) ~" f3 z7 D15:00-16:30
2 O8 j+ x: a4 |; y FPGA System Planner操作及答疑* \( S4 e+ ]. e7 T+ \
5 S4 ~7 \4 n7 r1 l
( H1 n2 B+ }/ [$ w6 w( Y0 l
( H) }9 R. `: A. B

1 C7 f5 W; `9 }报名方式:2 j% w( y4 d% X# w
1.   详见附件
7 ^3 c. F# M8 {3 B2 l/ u2.        请认真填写以下信息,并保证真实有效,我们将在审核之后发出确认函,确认函里面有具体参与方法。
# I) R( x6 q+ V% @  C1 H2 m4 s6 @3 G0 p: s# j2 `/ j+ \/ A
姓名:部门:
+ m- j2 S* S3 p$ `. w( P( D( t7 N1 k- y$ M0 l
电话:邮编:6 A8 w1 ^  s8 c  {, H+ d
# b+ H  {8 z3 I& r8 @
职位:城市:
3 y' i2 _! j8 d* R3 s% M+ P/ T8 N) r
公司:                                  地址:
/ l; N# A' d  U, p& O4 ~: h3 c6 [8 Z2 t2 H5 i, S
: @2 J' K$ x$ W
咨询热线:5 {( Q4 P+ q3 e
  T. v) V2 r% t
联系人:陈敏敏 4 @( E9 J  u& \; w
电  话:021-51696680-8057
4 @9 s) P8 M  ]# ^
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6 k2 s0 ~. D4 M6 q* s
有任何问题,欢迎来电咨询!或关注科通官方微博了解更多资讯!  R5 ^$ S; l# j5 ]( v

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cadence_Workshop_Detail_English.pdf

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    发表于 2021-1-16 23:21 | 只看该作者
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