用verilog实现出DFF的结构图

dragongfly

用verilog实现出DFF的结构图
+ T% {) Y+ s. p# K3 t

lili_qq

DFF（D触发器）的结构图

1 \" @0 c$ @: L# X, @" _% Xmodule   DFF(
input      clk，
input      rst_n ，
- s3 |: ^2 U/ X9 [ input      D,
output reg  q
);

5 d& q. ^4 ]/ }7 Yalways @(posedge clk  or negedge rst_n) begin
   if(!rst_n)
       q <= 1'b0 ;
   else
/ p, L' ?3 x$ _0 Z; D; n       q <= D;
end
; A. D4 h/ j9 I9 P0 @3 zendmodule

Terran

用Verilog实现一些IP核的功能，是编程电路的，可以先使用电子电路实验室软件。更加直观。