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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › FAN-OUT 警告怎样用编程的方法避免？
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FAN-OUT 警告怎样用编程的方法避免？

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fuu65iwi

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1#
发表于 2023-2-15 11:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如果大家使用Quartus 软件编译VHDL语言或VERILOG语言，使用LEVEL 3 告警层级，将会产生很多FAN-OUT告警，怎样处理。特别是用编程方法，怎样避免？( y) N' N7 u4 ]+ `: F+ e$ R, c

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  • TA的每日心情
    开心
    2022-1-21 15:21

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2023-2-15 13:16 | 只看该作者
    太高级了,大家都没用过呀!

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    nocturne
  • TA的每日心情
    奋斗
    2022-1-21 15:15

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2023-2-15 13:26 | 只看该作者
    quartus II10.1手册的13-45里面有介绍  也是通过综合指令设置的

    下载资料威望不够？点击查看获取威望的N种方法>>
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