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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 在fpga用逻辑门画出D触发器。
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在fpga用逻辑门画出D触发器。

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STGing

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1#
发表于 2023-2-13 10:27 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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在FPGA用逻辑门画出D触发器。
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名字好听吗

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2#
发表于 2023-2-13 11:12 | 只看该作者
本帖最后由 名字好听吗 于 2023-2-13 11:13 编辑 1 v5 u5 T2 H& i: z0 u2 J

: P5 [8 D9 Y1 R" ]电平触发的D触发器（D锁存器）(在SR触发器的基础之上，将SR两端用D改进）
( z4 K; K$ k2 o5 m1 ?* { " M1 ^3 I1 Y3 z0 v. ~2 w2 y2 B5 u% a

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tick_tock

该用户从未签到
3#
发表于 2023-2-13 13:31 | 只看该作者
本帖最后由 tick_tock 于 2023-2-13 13:36 编辑
5 g  Y" h# q$ g" `& M+ `, ]- T' |9 S/ @! a
边沿触发的D触发器，有两个D锁存器构成（CMOS主从D触发器）1 x, u( P: [" `2 Q

: X* _& @: \0 w

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