cpld的时钟信号需要从外部输入吗?

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cpld的时钟信号需要从外部输入吗?
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假设你板子上的时钟是24MHz，在原理图上会有像CLK0 之类的接口，只要将CKLO绑定到你的模块上的时钟端口就行了。你还可以通过分频模块将24MHz分成其他时钟频率。

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这个不一定：1.如果你是用在普通的io扩展，是组合逻辑的那种，那就没用不不上clk，也就不存在必须用有源晶振了。像我现在一款产品就是用的这款cpld来扩展io的。
2.如果是时序逻辑电路，那一般要用到clk。一般是用有源晶振，但也可以不用有源晶振，如果是个arm或者dsp这些处理器这类结合的系统，可以使用这些处理器内部的定时器产生clk提供给cpld。
时钟主要是考虑稳定性和时钟的驱动能力，像有源晶振的稳定性和驱动能力都相对好一些。