请教DDR布线中 串联终端电阻摆放位置的问题

cangcang2

最近在学习看了很多资料，对于DDR串联终端电阻的摆放位置有疑惑，
) c  `6 b  o# h  ~% ~! \
首先，地址线、控制线、CLK/CLK#是靠近处理器端，这些没太多疑问。
2 o) H" `, ]% X, u$ A3 b9 c3 h
" f* J7 V4 h" U5 _+ ]2 e4 C) s7 a; d但数据线、DQS,DQM串联电阻的摆放位置我却看到了多个版本。

- r) I+ F# c: l版本1：数据线的串联电阻尽量放置在CPU与DDR之间，而DQM与DQS对CPU来说为输出信号，因此尽可能靠近CPU摆放，达不到的情况下也要与数据信号的串联电阻要求一致。

+ n8 [  j/ ]3 t: S. z- G版本2：对于DQS和DQ类信号的走线，串联电阻在近DDR端，DDR_DQM信号例外，它的串联电阻在近CPU端。

0 C! Y/ ], C) Q1 Y由以上两个版本看，数据线的串联电阻都不靠近CPU，DQM由于是低速信号，串联电阻靠近那边问题也不大，而对于DQS串联电阻的说法却完全相反。
个人感觉对于DQS的说法，版本1更可信些。

. k0 u7 K; g, z  I, V我的理解：数据线属于双向的，DDR和CPU都是源端，所以靠近那边需要考虑DDR芯片、处理器、PCB的阻抗。
例如，CPU的数据IO输出阻抗是48ohm，DDR2的IO输出阻抗为17ohm，传输线阻抗为50ohm。
% C- M# U! J! v9 l3 Q3 Q9 _$ O# B8 ^, p那么当CPU进行写操作时：信号到达接收端后由于输入阻抗很大，反射回源端，由于源端阻抗与传输线阻抗相差很小，所以反射回来的信号被源端吸收不会发生二次反射。
当CPU进行读操作时：信号从DDR传输到CPU端，同样由于阻抗不匹配，信号反射一部分回到DDR端，由于DDR输出阻抗为17ohm，与传输线阻抗相差很大，因此信号会发生二次反射。
源端的串联电阻对第一次反射并不起作用，但可消除第二次反射。所以该情况下，串联电阻应该靠近DDR端（即靠近与传输线阻抗相差较大的一端）
3 `& R% q( D( ]0 d
想问问大家是否还有其他理解的版本 ;)

James‘

求解释……

procomm1722

擺法不一定 , DDR 是雙向做read/Write 作業, RAM 和 Memary Controller 的 R/W 模式下的阻抗是不一樣的 , 因此您看到的些經驗條件不見的合用.
% ?2 d! O* u- J( E- ^/ a您要做過 SI 模擬後, 再來決定哪個狀況較差 , 再依差的狀況來做調整擺放.

xiaoxiaoya

看看