输入到CPLD的时钟信号有什么作用

whatever_

采用有源晶振产生12MHZ的时钟信号提供给cpld芯片，主要作用是什么？以及用VHDL语言编程时需要对时钟信号进行什么处理
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I_believe

门阵列编程主要分两种，一种时序电路，一种组合逻辑电路，组合逻辑电路，可以不用使用始终，时序电路需要时钟信号，每一个时钟的边沿进行一次操作，建议看看数电。

duhe3hfu

时钟就是数字电路的脉搏，
可以理解为每个时钟边沿（上升沿或者下降沿）来临的时候，CPLD根据你的编程做一步动作；
VHDL、Verilog语言的时序逻辑都是利用时钟沿作为触发条件之一来做判断的；
原理就和数字电路里的触发器，锁存器一样的

we_happiness

时钟触发和使用的语言没有什么关系的。在设计触发器时一定需要指定一个触发信号，信号的名称可以任意设定，clk不代表什么，必须要硬件连接。