ASIC设计流程中什么时候修正

STGing

ASIC设计流程中什么时候修正Setup time violation 和Hold time violation?如何修正？解释setup和hold time violation，画图说明，并说明解决办法。

名字好听吗

建立时间和保持时间，violation违反，不满足

dragongfly

减少clk to q delay. 也就是用这个特性更快的transistor, 所以这个方法发生在synthesize阶段（决定用什么library）

jack_are

减少combination logic delay。这个显然需要在写VERILOG的时候注意。
减少Tskew。这个需要在后端place and route的时候优化clock tree。
增加T。这个可以在任何时候，甚至是tape out之后。所以说就算成品有setup violation也可以降频使用。