本站微信 收藏本站 设为首页
 找回密码
 注册
关于网站域名变更的通知
EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › Verilog 源代码与testbench直接的关系
返回列表 发新帖
查看: 303|回复: 3
打印 上一主题 下一主题

Verilog 源代码与testbench直接的关系

[复制链接]
whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2023-2-1 14:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录！

    您需要 登录 才可以下载或查看，没有帐号？注册

    x
    testbench是用来给源码测试激励 赋值等用于仿真的 但是真正下载到板子上去是不用testbench的 那这个测试激励又由谁给的呢？没有测试激励就不可能有源码实现的功能
    1 Y7 ]6 p) I7 H3 F! k6 K0 F

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复

    举报

    EDA365微信号及QQ群号！
    elephant_
  • TA的每日心情
    开心
    2022-1-29 15:07

    • 签到天数: 2 天

    [LV.1]初来乍到
    2#
    发表于 2023-2-1 15:05 | 只看该作者
    FPGA 程序下载到板子，直接就是外部信号，系统时钟信号给定外部激励！

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    3#
    发表于 2023-2-1 15:09 | 只看该作者
    你的FPGA板上有系统时钟的，那个就是你的程序的激励。

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    dream123
  • TA的每日心情
    慵懒
    2022-1-21 15:20

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2023-2-1 15:20 | 只看该作者
    程序下载到目标板子以后，激励就是系统时钟啊

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    返回列表 发新帖
    高级模式
    B Color Image Link Quote Code Smilies
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-7-21 11:01 , Processed in 0.125000 second(s), 23 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表