请教一个verilog的问题

someone

现在有一个verilog的问题想请教

比如有一个输入数据

input   [16:0] REG

为了方便使用，现在想把REG拆开，比如

a = REG[16:8];

b = REG[7:0];

我能想到下边这种方式，不知道这样做对不对，如果不对应该怎么做，谢谢？

wire a;

wire b;

assign a[16:8] = REG[16:8];

assign b16:8] = REG[7:0];

* {+ ^* t# e# z0 J4 k

另外再问一下，为什么使用define定义的“a”在always里使用会提示没有声明

`define a REG[16:8]

  n' H4 c: ^* k5 x" L, S

unfaithful2021

应为a是wire型

I_believe

没有看懂你的意思
但是有几个问题。
+ }6 x: u/ |0 e+ `1、wire a  表示a是一根线，但是后边使用a[16：8]，表示8根线
- K# V$ `' ~( k3 O6 _/ w2、REG最好不要用，好像编译环境有可能会将其认为是一个特定字符用。

whatever_

基础语法啊，Reg, Wire, Input, Output, 几个再好好看看