CPLD 能同时为一个端口设置两个触发条件吗?

qian211111

比如 如果想在clk 和add两个输入端口有上升沿时都能使count加1，用什么语句啊。？ 两个process不行啊。 求解。小弟被困了一星期了。。。
& T6 d7 f/ b/ F2 Y

someone

严格的说是不可以，建议考虑其它方案。

li205212021

设置cpld芯片一引脚为输入端口，但该端口没有与任何输入引脚相连，那有可能处于不确定状态，容易受外部干扰的。
如果可以，在综合时，将管脚设置成下拉，或者上位，这样就不会让端口悬空，有效减小干扰了。

nocturne

一个always里是不能放两个posedge触发信号（除了有些高电平reset）的，因为这在硬件上实现不了；
* a' P* A9 f7 F0 @' x2 k可以这样：
always@（posedge clk）
! U2 A$ \& c0 G; ccount_a <= count_a + 1;
9 X( I. T$ o% n
always@（posedge add）
: A  Z, ]3 I# I3 ?6 [) q  Ycount_b <= count_b + 1;
) y; b0 V6 \! c& H
assign count = count_a + count_b;
或者用clk去采样add，做边沿检测，这就要求clk频率比add高很多