关于350MHz高速ADC采样异常的问题咨询。

沐林小道

做了一个基于FPGA高速ADC采集的设计，

; b: l4 @5 J& l- f4 i2 k其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。
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ADC使用的时钟源是350MHz的5032LVDS差分有源晶振。
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4 f% Z( S9 R; Q6 k2 ?  W* x& Y% P代码的实现流程如下图片1：
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1 ?' w/ J3 z$ S( W未做IDELAY延时调整，采集的1MHz正弦信号如下图片2：

做了IDELAY延时调整到最好的刻度，采集的1MHz正弦信号如下图片3：

其中延时使用的是200MHz时钟，每增加调整一个刻度延时增加78ps。

虽然做了数据与时钟同步调整，但是还是没办法彻底将毛刺去掉。

- ~5 }( ]* u7 D. T+ C: h% m8 x" `6 {请问这是什么原因呢？
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3 M8 G* T" Z0 p7 H3 m

Mcu_001

首先分成两步
1 电路部分，高速采样对电路要求很高，这时候的PCB的布局布线都会产生干扰
: x! ^: C0 ~9 L, ~( r2 其次再考虑软件部分