本站微信 收藏本站 设为首页
 找回密码
 注册
关于网站域名变更的通知
EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 有关如何正确给FPGA的输入时钟和输出时钟分配引脚？
返回列表 发新帖
查看: 327|回复: 2
打印 上一主题 下一主题

有关如何正确给FPGA的输入时钟和输出时钟分配引脚？

[复制链接]
whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2023-1-5 14:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录！

    您需要 登录 才可以下载或查看，没有帐号？注册

    x
    有关如何正确给FPGA的输入时钟和输出时钟分配引脚？
    / }  N" {$ q" K& m4 h( T! O

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复

    举报

    EDA365微信号及QQ群号！
    hfiwioq
  • TA的每日心情
    开心
    2022-1-24 15:10

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2023-1-5 15:16 | 只看该作者
    是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    3#
    发表于 2023-1-5 15:25 | 只看该作者
    在FPGA板子上，有专门的引脚

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    返回列表 发新帖
    高级模式
    B Color Image Link Quote Code Smilies
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-7-21 15:31 , Processed in 0.109375 second(s), 24 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表