Verilog行为级建模

521li · 发表于 2022-12-30 13:43

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

使用逻辑门和连续赋值对电路建模，是相对详细的描述硬件的方法。使用过程块可以从更高层次的角度描述一个系统，称作行为级建模（behavirol modeling）。
1. 过程赋值
阻塞赋值和非阻塞赋值的区别都很熟悉了。这里记录两个特性。! I2 C# m# {) I7 h
1.1 特性14 P3 f# i; {5 R& W0 K
绝大多数情况下，非阻塞赋值都是一个时间点处最后执行的赋值语句。看下面的示例代码：
module test2 O8 ^  v; R/ W
(# P# `) c- O" H5 T* t4 j  j
input clk,
output reg a, b2 n1 j* f, V& o0 ^9 z6 n
);6 v- V, P% Q9 w$ Y% U

always @ (posedge clk) begin, k/ i3 T6 n% f/ G
a = 0;
b = 1;
a <= b;. L" g2 j3 E4 b; p3 f; ?
b <= a;
end& B6 r% @# X4 |( Z( K6 K8 G2 Z

endmodule5 b5 Q" B5 ?" X  i
非阻塞赋值可以认为包括两步：3 s  _: T* ?& d6 P0 O' r
（1）求值和调度（evaluate and schedule），先得到非阻塞赋值等式右侧的值，并将这次赋值安排在当前时间点的结束时刻。# N4 F- W8 |* F; E
（2）当前时间点结束时，更新左侧的值。因此这段代码的结果是 a = 1，b = 0。; O% k& g$ n8 q* B: \) v
1.2 特性2& }2 Z  {3 M6 m6 k, _( C
如果过程块内，有针对同一个变量的多个非阻塞赋值，那么这些非阻塞赋值会按顺序执行（但我认为不能简单地说过程块内是“顺序执行的”，容易造成误导，应该说具有一定的“顺序性”特点）。
看下面的示例代码：
module test
(
input clk,
output reg a, b0 @- I/ d3 s$ V" \" l  O
);
! S5 G, r: I! p4 z' V
always @ (posedge clk) begin+ u! v# z, Q5 E6 C+ U
a <= 0;
a <= 1;) }1 D9 L. z2 W0 w: n
end7 I' A7 Z: L8 O) ?

endmodule
always块内有两条对于变量a的赋值语句，但由于顺序性特点，a的赋值结果应该是1。利用这个特性，会经常见到下面这种代码写法：
always @ (posedge clk) begin
a <= 0;( n1 X( T8 S9 g7 N
if (flag == 1)9 K4 {+ w& l! O1 |
      a <= 1;2 [5 ?: ]. H& Z
end) q. {3 B1 o( N, R
只有当flag=1时，a才为1。
2. 过程连续赋值: H2 `+ O6 z/ R6 B6 e
这种赋值方式允许在过程块中连续地驱动网络或变量。但这种建模方法不可综合，因此这里只简单记录一下两种过程连续赋值方式的作用。
assign和deassign：assign连续赋值会优先占用一个变量，让其它对这个变量进行赋值的过程块无效。deassign连续赋值会解除占用关系。
看下面的示例代码：4 ~$ j+ q+ D3 q% q( b; O4 V
`timescale 1ns / 1ps

module sim();1 j3 |( H. g5 P

reg clk = 0, rst_n = 0, d = 1;% G! d! }% n3 R! N3 b4 P8 `
reg q;+ _4 G( |* O3 X. y4 p' V8 a
7 V4 h# T9 v1 G0 s+ y
//test i1( [1 L( O- C& L% c: ?( B0 F4 j  z
//(# R# P: j" F* u. Y6 y2 [
// .clk (clk),, h2 i7 l; H& D8 i
// .rst_n(rst),) }. t7 ~; F: f9 \
// .q(q),
// .d(d)5 l; w& @) v" V
//);

always @ (rst_n)
if (!rst_n) assign q = 0;3 S7 P5 G/ b  P% l$ |
else deassign q;, v$ t7 ^3 e0 @7 \0 t  k

always @ (posedge clk)
q <= d;
! E) s. w" g  p
always #5 clk <= ~clk;5 [7 l" ]4 A, e% @- o6 A% k
1 h* a% }& @! H
initial begin( A( {3 Y" M6 T
#50 rst_n = 1;: T. k6 _0 i5 S3 r9 u
end1 b" Y" E/ z6 l, b1 E
, p1 @+ Y& }& a/ J9 t
endmodule
当rst_n=0时，asssign连续赋值占用了q，q的值恒为0；当rst_n=1时，deassign解除了占用，q的值由其它过程赋值决定，在clk上升沿随d变化而变化。
force和release：功能和assign、deassign相同，只是赋值对象可以是变量也可以是网络。force过程赋值的对象为网络时，会使其它所有对该网络的驱动无效。
3. case语句
case语句的default分支不是必须的，只要设计者清楚设计意图即可。记录一下case两个比较少见但有时候特别有用的用法。3 t& g, k7 W9 I9 R0 r
3.1 do-not-cares
包括两种：+ U; b9 o. L4 q
  ?  casez表示不关心高阻状态（z）；
  ?  casex表示不关心高祖状态（z）和未知状态（x）。" h5 ]  P) v/ B' E. y/ H
在不关心的bit位上使用“?”表示要更加方便。casex和casez完全是可以综合的，例如下面的代码可以实现优先编码器：
module test
(5 A  S$ ~# y( e/ H7 V  B
input clk,) E# o/ }4 C. K. J1 B
input [3:0] d,: C9 O5 V! t' P  \1 G  G+ X, ?% w$ P
output reg [15:0] q9 d8 [6 G. W/ Z
);6 [1 W3 T2 B# C. w) k, C
) [( V2 `' I0 S3 J6 p! [
always @ (posedge clk)
casez (d)/ H; N0 x! n8 @% j# r
      4'b1??? : q <= 1;5 e& z2 V6 z- D: ^! z! E
      4'b01?? : q <= 2;
      4'b001? : q <= 3;
      4'b0001 : q <= 4;
endcase8 ^- R1 `% }! C- ]4 ?9 j. ~

endmodule$ e) Z9 {# G$ j! Q6 _
如果想使用casex和casez，还是要从“设计上”能否综合的角度考虑一下，并且做好综合后的仿真。4 W6 S+ c7 ]0 a& J6 a
比如上面的代码，使用case语句+16条分支可以实现同样的效果，这个设计完全是可以综合实现的。使用casez更多还是起到简化代码设计的作用。
3.2 常数case
case语句中可以使用常数表达式，这个常数会和每个分支中的表达式进行比较。如下面的代码：: s  Y7 g; S; b4 X7 O; R
module test, ]1 k% E: ~" ?! r0 F
(
input clk,% N" V' h% L9 y" H5 a
input [3:0] d,
output reg [15:0] q4 V. _( A" l/ C+ d
);) V% g9 {0 h' F" d& ]5 \

always @ (posedge clk)8 J5 n! q# _4 e/ B% @% ~
casez (1)$ j: C9 z) N$ X
      d[0] : q <= 1;0 j4 @7 r9 n5 a2 F$ F* a1 @
      d[1] : q <= 2;
      d[2] : q <= 3;
      d[3] : q <= 4;$ c' l+ V* c6 M% l; T  U: {
endcase
9 d' F( h$ ~9 T, y% q# X! N" ]
endmodule. I& n6 [' A* N8 O3 L
可以实现，根据d中的哪个bit为1，执行相应的代码。如果d中多个bit同时为1，此时多条分支同时满足，会执行顺序最前面的一条。总之还是要清楚设计意图，做好仿真工作

Griffin · 发表于 2022-12-30 14:33

现在用的都是Verilog，和C语言差不多，但是是用硬件逻辑实现

Mcu_001 · 发表于 2022-12-30 14:58

always 属于行为级模型，是最基本的行为模型

帐号		自动登录	找回密码
密码			注册

Verilog行为级建模

EDA365欢迎您登录！

浏览过的版块

推荐内容 /1