xilinx FPGA中 设计了一个乘法器，结果乘法器运行在不同频率点时状态不稳定

unfaithful2021

在400MHz时运行稳定，在420MHz时运行不稳定，450MHz时运行稳定，460MHz时运行不稳定，直至频率升高至某一个值时乘法器运行完全不正确，想象中，应该随着频率的升高，运行不稳定的状况越来越多，但这个出现反复的原因是啥，求解答？

I_believe

能跑到400MHz，应该是比较高档的FPGA了。
FPGA设计的时候会有最大的目标速度，请问是否有做逻辑时许约束？
1 q. t  m( j! @+ V- I4 n一般约束一个速度，实现的时候会有报告如果都通过就可以了。

we_happiness

乘法器自己组合逻辑的还是 时序逻辑的？如果是时序逻辑的是不是你这个时钟频率在增加的过程中当是乘法器自身频率的整数倍时正确，而不是的时候出现错误。

hfiwioq

看看乘法器的时序报告，看可以允许的最高工作频率是多少。
% [9 L2 ]% z$ r  |超过工作频率后，运行会不稳定的。
在某个频率稳定，也有可能是时序落在其频率窗口，并不能保证时刻稳定。