vhdl代码综合warning

Nain

Warning: Presettable and clearable registers converted to equivalent circuits with latches. Registers power-up to an undefined state, and DEVCLRn places the registers in an undefined state.
        Warning (13310): Register "addr~reg0" is converted into an equivalent circuit using register "addr~reg0_emulated" and latch "addr~reg0latch"

请问上面这是触发器么，ADATA与ALOAD这两个引脚什么意思，这段代码综合出来为什么为有这个warning???感谢各位了

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nocturne

能否可以将wr和cs改成和cnt一样的同步加载方式；你当前实现的功能是异步加载，你可以到实现的电路中data被加到了adata，而wr和cs产生一个aload信号

Nain

nocturne 发表于 2022-12-13 13:14
能否可以将wr和cs改成和cnt一样的同步加载方式；你当前实现的功能是异步加载，你可以到实现的电路中data被 ...

2 s6 U& k, o$ G好的，我试一下
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