verilog 里面 在always 下有两个 if 语句 就出现如下错误 高手请进

ETC_ETC

always @ (posedge CLK,negedge RST)
+ _  }2 b# g, k, m6 g8 S9 Hbegin
if(EN) // 提示在这里出现错误 Error: Can't elaborate top-level user hierarchy
8 [: p% o: C. M! _4 p, G7 ]if(!RST)
U <= 0;
else
1 k4 G/ e7 k, }6 g3 J& S+ Bif(CTRL)
begin
U <= U + 1;
if(U == 15) c_b <= 1;
else c_b <= 0;
end
else
, E' e, G# ]; ^# m  nbegin
9 M7 V5 f* {5 \" C$ I4 _' n, \3 IU <= U - 1;
if(U == 0) c_b <= 1;
else c_b <= 0;
7 J+ O+ e  `; V0 `end
end
: H/ w$ ]- B, v) _! o对于 数学的爱好者 和 wangxuede220 所说的，很抱歉，我都试过了，不管用啊！
) ~. D4 V) q: L2 w7 kmicroshuke 能再具体详细解释一下吗？多谢了，为什么有这样情况出现，如果我想在EN在低电平时，其他按键就失效，应该怎么做？
" I2 v* {' y6 U6 k& ?

peerless2021

verilog对边沿触发的逻辑有规定：
你写了negedge rst,就必须在always内的第一个if中写～rst的逻辑。就是你把if(en)写在rst下面就好了。
" m+ R' m# L4 T这样综合时推断的是一个异步复位的寄存器。
8 p- l- S5 U  O- d; e-------------------------------
. u9 \1 |$ i" a) H9 _为什么语法要这么规定我也不知道。@（）里面的第一项是时钟定义，第二项和第三项（如果有的话）是异步复位和异步置位，必须写在第一个if， else if里面（如果有第三项的话）。

aid4her

这个en应该是同步的，而你的rst信号是异步的，这样写不行。