用什么办法来处理这个问题而不应用门延时呢？

dragongfly

"Always use fully synchronous design. You never need to reply on gate delay if your design is fully synchronous. " 如果设计是完全同步的, 意思是就可以不用依靠门延时. 但在设计时, 在对和数据一同进来的控制信号进行处理后所产生的输出控制信号会滞后数据数个时钟周期, 这时就不得不对数据进行门延时, 已达到同步. 现在看来, 这是不合适的. 但是, 要用什么办法来处理这个问题而不应用门延时呢？
( y( v1 B  G) R

jack_are

在完全同步设计中, 只有三种途径：
从 I/O 到同步元素；从同步元素到同步元素；从同步元素到 I/O。

风吹过后

完全同步设计将工作到所有这些路径的延迟不超过时钟期间. 因此从不需要传入任何延迟. 如果从输入信号中得到任何控制信号, 则该控制信号只能传递至 FF 的 D 或 EN 引脚, 而不是 CLK 引脚. 因此, 不需要将任何延迟传入数据. 简单讲, 在完全同步设计中, 只需设计“数据”路径, 而不是“时钟”路径.