Verilog 什么时候需要使用initial语句?

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Verilog 什么时候需要使用initial语句?

peerless2021

初始化的时候
4 s  Q  v. R3 H7 L. @一般是用在程序模块最开始初始化数据用，对寄存器、输出等变量进行清零等工作。特别是在testbench中应用非常普遍，也是做初始化用的

R_myself

测试模块的功能时，给模块提供激励信号。initial语句是不可综合的，只是一种仿真模拟。

Nain

测试模块比较常用，用来给出初始信号值，实现实际功能是不用，因为它是不可综合的

ssduck

inital语句只在模块中执行一次。可以理解为初始化，常用于产生仿真测试信号（激励信号）和测试文件，或者用于存储器赋初值。